JPS5916349A - 集積回路装置 - Google Patents

集積回路装置

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Publication number
JPS5916349A
JPS5916349A JP12543482A JP12543482A JPS5916349A JP S5916349 A JPS5916349 A JP S5916349A JP 12543482 A JP12543482 A JP 12543482A JP 12543482 A JP12543482 A JP 12543482A JP S5916349 A JPS5916349 A JP S5916349A
Authority
JP
Japan
Prior art keywords
hole
circuit substrate
circuit board
projection
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12543482A
Other languages
English (en)
Inventor
Seiichi Ueno
誠一 上野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP12543482A priority Critical patent/JPS5916349A/ja
Publication of JPS5916349A publication Critical patent/JPS5916349A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は放熱板?有する混成集積回路において回路基板
の表面と裏面との接続も高信頼性でもって、かつ経済的
になし得るようにしたものである。
混成集積回路の、特に高周波高出力の出迎のものについ
ては、放熱性を良くするために、セラミック等の回路基
板の裏面に金属製の放熱板を取りつけ、さらに、接地4
ンダクタンスを減らすために回路基板にスルーホール全
役けて1回路基板の表面の接地用導電層を裏面の導電r
f4を介して放熱板に電気的に接読することが一般に行
われている。
第1図は従来の集積回路における回路基板の表面と裏面
との接続構造を示す断面図である。第1図において、1
は金属製の放熱板、2はセラミックの回路基板、3は回
路基板に設けたスルーホール、4は回路基板のスルーホ
ールの周辺部のメタライズ部分、4aはスルーホール内
側面のメタライズ層、5は放熱板と回路基板とを接続し
ている半田層を示す。回路基板の表面と裏面つまり接地
面とはメタライズ部48に通して電気的に接続され、接
地インダクタンスを小さくすることがイきる。スルーホ
ール3の内面のメタライズ4aは回路基板の両面から導
電ペーストラ印刷することにより、印刷時のペーストの
ダレ?利用して形成する。
このようにして形成された回路基板と放熱板とは半田片
を用いて接続されるが、このとき、メタライズ層はスル
ーホールの角の部分で薄くなりやすく、さらにメタライ
ズ層が半田中に溶は出してしまう、いわゆる半田〈われ
のために、第2図の6に示すように、スルーホールの角
の部分のメタライズ層がなくなってしまい、断線を起す
ことがある。これを避けるために、第3図に示すように
、スルーホールの周辺部に薄いガラスコート7を施すこ
とが一般的に行われている。しかし、この方法でもメタ
ライズ上にガラス膜を塗布した後のガラス焼結時に、ガ
ラスとメタライズとが相互に拡散し、第3図の12で示
すガラスとメタライズ層との境界部で、メタライズ層が
うすくなり、放熱板を取9つけるときの半田くわれの友
め断線を起す場合がある。さらに、上記の方法では、ガ
ラスペーストの印刷及び焼結の工程が増える。また、導
電ペースト印刷時にスルーホールの内面も一様に印刷す
る必要があるため、ペーストの粘度、厚さ々どの製造上
の制約が大きくなり、製造原価を大きくする原因となっ
ていた。
本発明の目的はこのような回路基板の上面の接地用導電
層?スルーホールを通して裏面のメタライフ部および放
熱用金属基体に接続するときの欠点を改善した集積回路
挟置を提供するにある。
本発明の集積回路挟置は、穴部?有するセラミックの回
路基板の該穴部に、凸部の設けられた金属基体の該凸部
が挿入され、前記回路基板の裏面と前記金属基体の上面
とが密着して重ねられ、さらに、前記金属基体の凸部上
面と前記回路基板の穴部周辺のメタライズ部とが電気的
に接続されている構成r有する。
つぎに本発明を実施例により説明する。
第4図は本発明の一実施例の断面図である。第4図にお
いて、放熱用金属基体1には凸部8が設けられ、凸部8
はセラミックの回路基板2のスルーホール3にはめ込ま
れている。凸部8の高さは回路基板2の厚さと雌ぼ同じ
にしてあ今。回路基板2のスルーホール3の周辺にはメ
タライズ層4を設けておき、金属片9と半田1(l用い
て放熱板(放熱用金属基体)1と回路基板2の表面のメ
タライズ層4を電気的に接続する。
第5図は本発明の他の実施しく1の断面図である。
第5図の場合は金属片?使用せずに、半田11を流して
、回路基板2と放熱用金属基体1とを接続している。
本発明によれば、スルーホール周辺の半田くわれによる
断線の問題は完全に解決されろ。捷た、ガラスコート、
焼結の工程は全く必要がない。さらに、印刷時にスルー
ホールの内面全印刷する必要がないので、製造コストの
低減ができる。
本発明では、放熱用金属基体に凸部を設けることと、放
熱用金属基体の凸部と回路基板と接続する工程が新に必
要になる。しかし、放熱用金属基体は、通常プレス加工
もしくはグイキャスト等によって製造されるので、最初
から本構造の設計?行えば、従来品に比べてコスト増に
はならない。
また、放熱用金属基体凸部と回路基板との接続は、回路
基板上に各種の部品搭載?行うときに同時に行えばよく
、搭載部品が一点増えるが、特に新たな工程は必要でな
く、大きなコスト増にはならない。
【図面の簡単な説明】
第1図は従来の集積回路裟dr列の部分断面図、第2図
は第1図の不良発生を説明するための部分断面図、第3
図は他の従来例の部分断面図、第4図は本発明の一実施
例の部分断面図、第5図は本発明の他の実施列の部分断
面図である。 1・・・・・・放熱用金属基体、2・・・・・・回路基
板、3・・・・・・スルーホール、4・・・・・・メタ
ライズ部、4a・・・・・・スルーホール内面のメタラ
イズ部、5・・・・・・はんだ、8・・・・・・凸部、
9・・・・・・接続金属片、10.11・・・・・・接
続はんだ。

Claims (1)

  1. 【特許請求の範囲】 穴部を有するセラミックの回路基板の該穴部に。 凸部の設けられた金属基体の該凸部が挿入され、前記回
    路基板の裏面と前記金属基体の上面とが密着して重ねら
    れ、さらに、前記金属基体の凸部上面と前記回路基板の
    穴部周辺のメタライズ部と力;電気的に接続されている
    ことを特徴とする集積回路挟置。
JP12543482A 1982-07-19 1982-07-19 集積回路装置 Pending JPS5916349A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12543482A JPS5916349A (ja) 1982-07-19 1982-07-19 集積回路装置

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JP12543482A JPS5916349A (ja) 1982-07-19 1982-07-19 集積回路装置

Publications (1)

Publication Number Publication Date
JPS5916349A true JPS5916349A (ja) 1984-01-27

Family

ID=14909990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12543482A Pending JPS5916349A (ja) 1982-07-19 1982-07-19 集積回路装置

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JP (1) JPS5916349A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61240453A (ja) * 1985-04-17 1986-10-25 Matsushita Electric Ind Co Ltd 光磁気デイスク装置
US11284530B2 (en) 2018-07-25 2022-03-22 Kabushiki Kaisha Toyota Jidoshokki Substrate connecting structure

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61240453A (ja) * 1985-04-17 1986-10-25 Matsushita Electric Ind Co Ltd 光磁気デイスク装置
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