JPS5916194A - センス回路方式 - Google Patents
センス回路方式Info
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- JPS5916194A JPS5916194A JP57124340A JP12434082A JPS5916194A JP S5916194 A JPS5916194 A JP S5916194A JP 57124340 A JP57124340 A JP 57124340A JP 12434082 A JP12434082 A JP 12434082A JP S5916194 A JPS5916194 A JP S5916194A
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- sense
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路技術を用いて形成された電荷移
送形のセンス回路に関する。
送形のセンス回路に関する。
半導体集積回路技術を用いて製造される半導体記憶装置
や半導体受光装置では、メモリセルや受光セルからビッ
ト／センス線に転送された微小な信号を受信し、ディジ
タル信号に変換するだめのセンス回路が重要な役割をは
たす。ことにセンス回路が１ｌｌｊｌ 、 ＩＩＱ”を
識別できる最小の電位変化量すなわちセンス感度は、信
号の読出し速度やセルの小型化を支配する要因となる。
や半導体受光装置では、メモリセルや受光セルからビッ
ト／センス線に転送された微小な信号を受信し、ディジ
タル信号に変換するだめのセンス回路が重要な役割をは
たす。ことにセンス回路が１ｌｌｊｌ 、 ＩＩＱ”を
識別できる最小の電位変化量すなわちセンス感度は、信
号の読出し速度やセルの小型化を支配する要因となる。
ＭＯ８型集積回路では、これまで高感度なセンス回路と
して、センス回路の信号入力端子と、電位変化を検出し
ディジタル信号を出力する増幅回路の入力ノードとの間
を、入力ノード側をドレインとして飽和領域で動作する
ＭＯＢ ）ランジスタを介して接続した、電荷移送形の
センス回路が提案されている。
して、センス回路の信号入力端子と、電位変化を検出し
ディジタル信号を出力する増幅回路の入力ノードとの間
を、入力ノード側をドレインとして飽和領域で動作する
ＭＯＢ ）ランジスタを介して接続した、電荷移送形の
センス回路が提案されている。
第１図（ａ）は従来の電荷移送形センス回路の一例であ
シ、スタンバイ状態および信号電荷転送時のビット／セ
ンス線方向の電位分布を（ｂ） ｌ （Ｃ）に併記した
。なお斜線は電荷を模擬的に示している。
シ、スタンバイ状態および信号電荷転送時のビット／セ
ンス線方向の電位分布を（ｂ） ｌ （Ｃ）に併記した
。なお斜線は電荷を模擬的に示している。
図において１はビット／センス線、２はセンス回路、３
は増幅回路、４は飽和領域で動作するｎチャネルＭＯ９
形トランジスタで、ゲート電極には電圧Ｖ。を印加する
。５は人力ツードロ及びビット／センスＨｘのプリチャ
ージ用ｎチャネルＭＯ８形トランジスタで、タイミング
信号φ（振巾Ｖ。。）によって制御される。なおり０゜
は電源電圧である。
は増幅回路、４は飽和領域で動作するｎチャネルＭＯ９
形トランジスタで、ゲート電極には電圧Ｖ。を印加する
。５は人力ツードロ及びビット／センスＨｘのプリチャ
ージ用ｎチャネルＭＯ８形トランジスタで、タイミング
信号φ（振巾Ｖ。。）によって制御される。なおり０゜
は電源電圧である。
いま各トランジスタの閾値電圧をＶＴとすると、スタン
バイ状態での入力ツードロの電位は■。Ｏ’Ｔである。
バイ状態での入力ツードロの電位は■。Ｏ’Ｔである。
従って■。〈ｖｏｏとするとトランジスタ４のチャネル
表面電位Ｖ。−■、は入力ツードロの電位よりも高くな
り、トランジスタ４は飽和領域で動作スる。従ってスタ
ンバイ状態のビット／センス線ｌの電位はこのチャネル
表面電位で支配され、Ｖ、、 −ＶＴとなる。いまメモ
リセルや受光セルから信号電荷ｍＱｓがビット／センス
線上に転送されると、ここでＣＢはビット／センス線１
の静電容量である。
表面電位Ｖ。−■、は入力ツードロの電位よりも高くな
り、トランジスタ４は飽和領域で動作スる。従ってスタ
ンバイ状態のビット／センス線ｌの電位はこのチャネル
表面電位で支配され、Ｖ、、 −ＶＴとなる。いまメモ
リセルや受光セルから信号電荷ｍＱｓがビット／センス
線上に転送されると、ここでＣＢはビット／センス線１
の静電容量である。
トランジスタ４のチャネル表面電位は相変らずＶ。
−Ｖ、であるから、ビット／センス線１上の過剰電荷は
人力ツードロの電位の井戸７内に流れ込む。
人力ツードロの電位の井戸７内に流れ込む。
人力ツードロの静電容量Ｃ１をＣＢに比べ十分小さく設
定しておけば、ビット／センス線１の微小電位変化に対
し、人力ツードロには大きな電位変化Ｑｓ／’０２が生
じる。従って増幅回路３の電位検出レベルをＶ。。−ｖ
Ｔよりわずかに高く設定すれば高感度なセンス回路を実
現できる。このような電荷移送形センス回路は、ビット
／センス線電位のわずかな電位上昇に対して、入力ツー
ドロには大きな電位変化が生じる利点がある反面、ビッ
ト／センスｍｉのブリチャーシネ足、静電誘導、リーク
電流等の原因による雑音電荷も信号電荷と同様に検出し
てしまう欠点がある。すなわち従来の電荷移送形センス
回路は、センス感度は高いものの雑音に対しては著しく
弱い欠点があった。
定しておけば、ビット／センス線１の微小電位変化に対
し、人力ツードロには大きな電位変化Ｑｓ／’０２が生
じる。従って増幅回路３の電位検出レベルをＶ。。−ｖ
Ｔよりわずかに高く設定すれば高感度なセンス回路を実
現できる。このような電荷移送形センス回路は、ビット
／センス線電位のわずかな電位上昇に対して、入力ツー
ドロには大きな電位変化が生じる利点がある反面、ビッ
ト／センスｍｉのブリチャーシネ足、静電誘導、リーク
電流等の原因による雑音電荷も信号電荷と同様に検出し
てしまう欠点がある。すなわち従来の電荷移送形センス
回路は、センス感度は高いものの雑音に対しては著しく
弱い欠点があった。
本発明は、ビット／センス線上に発生した雑音電荷の入
力による電荷移送形センス回路の誤動作を防止するため
、増幅回路の入力ノードの電位が雑音電荷に対しては変
化せず、信号電荷によってのみ変化するように回路を提
供することを目的とするものである。
力による電荷移送形センス回路の誤動作を防止するため
、増幅回路の入力ノードの電位が雑音電荷に対しては変
化せず、信号電荷によってのみ変化するように回路を提
供することを目的とするものである。
前記の目的を達成するため、本発明は信号入力端子と増
幅回路の入力ノードとの間を、該人力ノード側をドレイ
ンとし、信号入力端子側をソースとして飽和領域で動作
する第１のＭＯＢ）フンジスタを介して接続した電荷移
送形のセンス回路において、第１のＭＯＢ ）ランジス
タのドレインと前記入力ノード間に、夫々ソースおよび
ドレインを接続してなる第２のＭＯＢ ）ランジスタを
介在させ、該第２のＭＯＢ ）ランジスタのチャネル表
面電位を、前記第１のＭＯＢ ）ランジスタのド１／イ
ン電位より高くしたことを特徴とするセンス回路方式を
発明の要旨とするものである。
幅回路の入力ノードとの間を、該人力ノード側をドレイ
ンとし、信号入力端子側をソースとして飽和領域で動作
する第１のＭＯＢ）フンジスタを介して接続した電荷移
送形のセンス回路において、第１のＭＯＢ ）ランジス
タのドレインと前記入力ノード間に、夫々ソースおよび
ドレインを接続してなる第２のＭＯＢ ）ランジスタを
介在させ、該第２のＭＯＢ ）ランジスタのチャネル表
面電位を、前記第１のＭＯＢ ）ランジスタのド１／イ
ン電位より高くしたことを特徴とするセンス回路方式を
発明の要旨とするものである。
さらに本発明は信号入力端子と増幅回路の入力ノードと
の間を、該入力ノード側をドレインとし、信号入力端子
側をソースとして飽和領域で動作する第１のＭＯＢ）ラ
ンジスタを介して接続し、かつ前記入力ノードにプリチ
ャージ用の第３のＭＯＢ トランジスタを接続してなる
電荷移送形のセンス回路において、前記センス回路と同
一構成のダミーのセンス回路を設け、かつ該ダミーのセ
ンス回路中の増幅回路の人力ノードのプリチャージ電位
を検査し、所望の電位にない場合には信号を発生する第
３の回路を設け、該信号によって、前記第３のＭＯＢ１
）ランジスタを導通させ、前記人力ノードを再プリチ
ャージすることを特徴とするセンス回路方式を発明の要
旨とするものである。
の間を、該入力ノード側をドレインとし、信号入力端子
側をソースとして飽和領域で動作する第１のＭＯＢ）ラ
ンジスタを介して接続し、かつ前記入力ノードにプリチ
ャージ用の第３のＭＯＢ トランジスタを接続してなる
電荷移送形のセンス回路において、前記センス回路と同
一構成のダミーのセンス回路を設け、かつ該ダミーのセ
ンス回路中の増幅回路の人力ノードのプリチャージ電位
を検査し、所望の電位にない場合には信号を発生する第
３の回路を設け、該信号によって、前記第３のＭＯＢ１
）ランジスタを導通させ、前記人力ノードを再プリチ
ャージすることを特徴とするセンス回路方式を発明の要
旨とするものである。
次に本発明の実施例を６５附図面について説明する。な
お実施例は一つの例示であって、本発明の精神を逸脱し
ない範囲内で、種々の変更あるいは改良を行いうろこと
は云うまでもない。
お実施例は一つの例示であって、本発明の精神を逸脱し
ない範囲内で、種々の変更あるいは改良を行いうろこと
は云うまでもない。
第２図（ａ）は本発明の一実施例であ゛つて図において
、１１はビット／センス線、１２はセンス回路、１３は
増幅回路、１４は飽和領域で動作するｎチャネ／Ｉ／Ｍ
Ｏ８形トランジスタ、１５は本発明の構成要素である電
位障壁形成用のｎチャネルＭＯ８形トランジスタで、ゲ
ート電極には電圧■１を印加する。
、１１はビット／センス線、１２はセンス回路、１３は
増幅回路、１４は飽和領域で動作するｎチャネ／Ｉ／Ｍ
Ｏ８形トランジスタ、１５は本発明の構成要素である電
位障壁形成用のｎチャネルＭＯ８形トランジスタで、ゲ
ート電極には電圧■１を印加する。
１６．１７はそれぞれ中間ノード１８及び増幅回路１３
の入力ノード１９のプリチャージ用りチャネルＭＯ８形
トランジスタであり、振幅■。０の制御信号φによって
ノード１８．１９をＶ。Ｏｖ、までプリチャージする。
の入力ノード１９のプリチャージ用りチャネルＭＯ８形
トランジスタであり、振幅■。０の制御信号φによって
ノード１８．１９をＶ。Ｏｖ、までプリチャージする。
またトランジスタ１４のゲート電極には電圧Ｔｏ（＜ｖ
ａ。）を印加し、ビット／センス線１１をＶｏ−Ｖ、ま
でプリチャージする。この状態を第２図（ｂ）に示す。
ａ。）を印加し、ビット／センス線１１をＶｏ−Ｖ、ま
でプリチャージする。この状態を第２図（ｂ）に示す。
いまｖ８をＶ。＜ｖｌ〈Ｖｏ。 なる範囲に設定すると
、トランジスタ１５のチャネル表面電位ｖ、−ｖＴは、
ノード１ｇ 、１９の電位よシ高く、ビット／センス線
１１の電位よシ低くなる。すなわちビット／センス線１
１側からみて増巾回路１３の人力ノード１９の手前に電
荷に対する電位障壁２０を形成したことになる。このよ
うに構成された電荷移送型センス回路では、一定量以下
の雑音電荷がビット／センス線１１からトランジスタ１
４を介してセンス回路に流れ込んでも、中間ノード１８
の電位の井戸にトラップされ、入力ノード１９の電位に
は影響を与えない。このときの条件を次に示す。いま信
号電荷ｋ Ｑ６ ＋雑音電荷量 ＱＮ ＋中間ノード１
８の静電容址Ｃｒｅ人力ノード１９の静電容’Ｍ ０２
とすると、雑音電荷が電位障壁２０を越えない条件は、 で与えられる。この状態を第２図（ｃ）に示す。次に信
号電荷のみが転送された場合、入力ノード１９を△Ｖ以
上変化させるのに必要な条件は、で与えられる。この状
態を第２図（、ｉ）に示す。（１）式と（２）式よシ許
容される最大雑音電荷は、ＱＮｍａｘ ” Ｑ８−Ｃｔ
△Ｖ −−−−＝−＝ （３）であシ、Ｃ□、Ｖｌ
（＜Ｖｏ。）は（２）式を満足する範囲で任意に選べば
よい。通常信号電荷量Ｑ８は雑音電荷量ＱＮに比べ十分
大きく設定するし、またＣ７は十分小さく設計すること
ができるので、電位障壁２０を形成したことによる信号
電荷の転送時間の遅れは無視できる程小さく、読出し速
度に影響を与えない。
、トランジスタ１５のチャネル表面電位ｖ、−ｖＴは、
ノード１ｇ 、１９の電位よシ高く、ビット／センス線
１１の電位よシ低くなる。すなわちビット／センス線１
１側からみて増巾回路１３の人力ノード１９の手前に電
荷に対する電位障壁２０を形成したことになる。このよ
うに構成された電荷移送型センス回路では、一定量以下
の雑音電荷がビット／センス線１１からトランジスタ１
４を介してセンス回路に流れ込んでも、中間ノード１８
の電位の井戸にトラップされ、入力ノード１９の電位に
は影響を与えない。このときの条件を次に示す。いま信
号電荷ｋ Ｑ６ ＋雑音電荷量 ＱＮ ＋中間ノード１
８の静電容址Ｃｒｅ人力ノード１９の静電容’Ｍ ０２
とすると、雑音電荷が電位障壁２０を越えない条件は、 で与えられる。この状態を第２図（ｃ）に示す。次に信
号電荷のみが転送された場合、入力ノード１９を△Ｖ以
上変化させるのに必要な条件は、で与えられる。この状
態を第２図（、ｉ）に示す。（１）式と（２）式よシ許
容される最大雑音電荷は、ＱＮｍａｘ ” Ｑ８−Ｃｔ
△Ｖ −−−−＝−＝ （３）であシ、Ｃ□、Ｖｌ
（＜Ｖｏ。）は（２）式を満足する範囲で任意に選べば
よい。通常信号電荷量Ｑ８は雑音電荷量ＱＮに比べ十分
大きく設定するし、またＣ７は十分小さく設計すること
ができるので、電位障壁２０を形成したことによる信号
電荷の転送時間の遅れは無視できる程小さく、読出し速
度に影響を与えない。
以上説明したように、従来の電荷移送形センス回路に電
位障壁形成用のトランジスタ１５を付加するだけで、ビ
ット／センス線上の雑音電荷によるセンス回路の誤動作
を防止できる。なお電位障壁形成用トランジスタは１個
に限ることはなく、雑音電荷をトラップするための中間
ノードを複数個形成することも可能である。またプリチ
ャージ用トランジスタ１６または１７の一方を除去し、
トランジスタ１５のゲートにタイミング信号を印加して
、ノード１８及びノード１９をプリチャージすることも
可能である。また本回路を相補形ＭＯ８回路を用いて形
成し、プリチャージ用トランジスタをＰチャネルトラン
ジスタで形成すれば、ノード１８．１９はＶ。ｏｆでプ
リチャージされる。
位障壁形成用のトランジスタ１５を付加するだけで、ビ
ット／センス線上の雑音電荷によるセンス回路の誤動作
を防止できる。なお電位障壁形成用トランジスタは１個
に限ることはなく、雑音電荷をトラップするための中間
ノードを複数個形成することも可能である。またプリチ
ャージ用トランジスタ１６または１７の一方を除去し、
トランジスタ１５のゲートにタイミング信号を印加して
、ノード１８及びノード１９をプリチャージすることも
可能である。また本回路を相補形ＭＯ８回路を用いて形
成し、プリチャージ用トランジスタをＰチャネルトラン
ジスタで形成すれば、ノード１８．１９はＶ。ｏｆでプ
リチャージされる。
この場合の前記（１）式及び（２）式に相当する条件も
容易に導くことができる。このように本発明は一定箪以
下の雑音電荷の影響を防止するのに、簡単で有効な手段
である。
容易に導くことができる。このように本発明は一定箪以
下の雑音電荷の影響を防止するのに、簡単で有効な手段
である。
第３図は本発明の他の実施例を示すもので、２１はビッ
ト／センス線、２２はセンス回路、２３Ｕ増幅回路、２
４は飽和領域で動作するｎチャネルＭＯ８形トランジス
タ、２５は増幅回路の人力ノード２６をプリチャージす
るためのｎチャネルＭＯ８形トランジスタでタイミング
信号φ１（振幅Ｖ。。）によって制御される。３１はビ
ット／センスＨ２１と同一構成であるが、常に読出され
る信号電荷はゼロに設定されているダミーのビット／セ
ンス線、３２はダミーのビット／センス線３１に接続さ
れたダミーのセンス回路で、センス回路２２と全く同一
の回路構成要素からなる。３７は増幅回路３３の人力ノ
ード３６のプリチャージ電圧を常時監視し、これが許容
電圧Ｖ。以下になると、プリチャージ状態を表示する信
号φ、を・・イレペルにする信号発生回路であり、例え
ばｖｏを参照電圧とする差動増巾回路や、ｖｏをしきい
値電圧とするインバータ型剤中回路で構成される。３８
はφ２と本回路外から供給されるプリチャージ制御信号
φ。との論理和回路であシ、タイミング信号φ１を出力
する。
ト／センス線、２２はセンス回路、２３Ｕ増幅回路、２
４は飽和領域で動作するｎチャネルＭＯ８形トランジス
タ、２５は増幅回路の人力ノード２６をプリチャージす
るためのｎチャネルＭＯ８形トランジスタでタイミング
信号φ１（振幅Ｖ。。）によって制御される。３１はビ
ット／センスＨ２１と同一構成であるが、常に読出され
る信号電荷はゼロに設定されているダミーのビット／セ
ンス線、３２はダミーのビット／センス線３１に接続さ
れたダミーのセンス回路で、センス回路２２と全く同一
の回路構成要素からなる。３７は増幅回路３３の人力ノ
ード３６のプリチャージ電圧を常時監視し、これが許容
電圧Ｖ。以下になると、プリチャージ状態を表示する信
号φ、を・・イレペルにする信号発生回路であり、例え
ばｖｏを参照電圧とする差動増巾回路や、ｖｏをしきい
値電圧とするインバータ型剤中回路で構成される。３８
はφ２と本回路外から供給されるプリチャージ制御信号
φ。との論理和回路であシ、タイミング信号φ１を出力
する。
次に第４図のタイミングチャートを用いて動作を説明す
る。時刻ｔ０でプリチャージ制御信号φ。がロウレベル
となシ、トランジスタ２５．３５がカットオフになると
、増幅回路の入力ノード２６及び３６は浮遊状態となる
。ダミーのビット／センス線に雑音電荷が無ければ入力
ノード３６は４０で示す如くプリチャージ電圧を保つが
、雑音電荷が存在すると入力ノード３６の電圧は低下す
る。
る。時刻ｔ０でプリチャージ制御信号φ。がロウレベル
となシ、トランジスタ２５．３５がカットオフになると
、増幅回路の入力ノード２６及び３６は浮遊状態となる
。ダミーのビット／センス線に雑音電荷が無ければ入力
ノード３６は４０で示す如くプリチャージ電圧を保つが
、雑音電荷が存在すると入力ノード３６の電圧は低下す
る。
例えばダミーのビット／センス＃１１３１のプリチャー
ジが不十分な場合は入力ノード３６は４１で示すように
徐々に低下する。あるいは時刻ｔ１のように他のタイミ
ング信号の変化に訪導されてダミーのビット／センス線
に雑音電荷が発生し、４２で示すように入力ノード３６
の電圧を下げる場合もある。このような入力ノード３６
の電圧低下は同一構成の他のセンス回路２２の入力ノー
ド２６でも発生するはずであシ、増幅回路２３はロウレ
ベルを出力し誤動作の原因となる。本発明では信号発生
回路３７によシ入カノード３６の電圧が許容電圧以下に
なるとφ、はノ・イレベルになる。従ってφ１もハイレ
ベルとなりトランジスタ２５．３５は再び導通して入力
ノード２６．３６をプリチャージする。人力ノード２６
．３６のプリチャージが完了すればφ２はＰ）びロウレ
ベルとな＃）読出し可能な状態になる。
ジが不十分な場合は入力ノード３６は４１で示すように
徐々に低下する。あるいは時刻ｔ１のように他のタイミ
ング信号の変化に訪導されてダミーのビット／センス線
に雑音電荷が発生し、４２で示すように入力ノード３６
の電圧を下げる場合もある。このような入力ノード３６
の電圧低下は同一構成の他のセンス回路２２の入力ノー
ド２６でも発生するはずであシ、増幅回路２３はロウレ
ベルを出力し誤動作の原因となる。本発明では信号発生
回路３７によシ入カノード３６の電圧が許容電圧以下に
なるとφ、はノ・イレベルになる。従ってφ１もハイレ
ベルとなりトランジスタ２５．３５は再び導通して入力
ノード２６．３６をプリチャージする。人力ノード２６
．３６のプリチャージが完了すればφ２はＰ）びロウレ
ベルとな＃）読出し可能な状態になる。
以上の説明かられかるように、本発明の特徴はダミーの
ビット／センス軸及びダミーのセンス回路を用いて、雑
音電荷の発生をシミュレートすることと、雑音電荷の存
在を検査し、もし存在が認められれば馬プリチャージに
よってこれを除去しようとすることにある。従って本実
施例では雑音電荷の大きさに制限なくこれを除去できる
。特に最初のプリチャージが不十分な場合、あるいは全
くプリチャージがされてない場合でも、本発明を用いる
ことによシブリチャージが完了するまで読み出し動作を
停止させることもできる。本発明の場合信号電荷量は無
限であるようなセルを有する半導体装置の場合特に有用
である。例えばスタティックなセルをもつＲＡＭやＲＯ
Ｍでは、入力ノード２６が再プリチャージされてもただ
ちに信号電荷によって補給、されるからである。これに
対しダイナミックなセルをもつＲＡＭやＣＣＤでは信号
電荷量が一定であるため、再プリチャージ時に入力ノー
ド２６に信号電荷が存在することは許されない。
ビット／センス軸及びダミーのセンス回路を用いて、雑
音電荷の発生をシミュレートすることと、雑音電荷の存
在を検査し、もし存在が認められれば馬プリチャージに
よってこれを除去しようとすることにある。従って本実
施例では雑音電荷の大きさに制限なくこれを除去できる
。特に最初のプリチャージが不十分な場合、あるいは全
くプリチャージがされてない場合でも、本発明を用いる
ことによシブリチャージが完了するまで読み出し動作を
停止させることもできる。本発明の場合信号電荷量は無
限であるようなセルを有する半導体装置の場合特に有用
である。例えばスタティックなセルをもつＲＡＭやＲＯ
Ｍでは、入力ノード２６が再プリチャージされてもただ
ちに信号電荷によって補給、されるからである。これに
対しダイナミックなセルをもつＲＡＭやＣＣＤでは信号
電荷量が一定であるため、再プリチャージ時に入力ノー
ド２６に信号電荷が存在することは許されない。
この場合には、雑音電荷が完全に除去されたことを確認
した後にセルからの読出しを行うことによシ同様の効果
を得ることができる。
した後にセルからの読出しを行うことによシ同様の効果
を得ることができる。
以上の説明にはｎチャネルＭＯ８形トランジスタを用い
た回路構成を用いたが、ｐチャネルＭＯ８形トランジス
タや相補形ＭＯ８回路を用いても同様に構成できること
は明らかである。本実施例と前記第１の実施例を組合せ
て構成することも可能であシ、よシ効果的な雑音除去を
実現できる。
た回路構成を用いたが、ｐチャネルＭＯ８形トランジス
タや相補形ＭＯ８回路を用いても同様に構成できること
は明らかである。本実施例と前記第１の実施例を組合せ
て構成することも可能であシ、よシ効果的な雑音除去を
実現できる。
以上説明したように、本発明を用いれば電荷移送形セン
ス回路の本質的な高密度性を損うことなく、ビット／セ
ンス線上に発生した雑音電荷による誤動作を防止できる
。これによシ高速で信頼性゛ に豊んだセンス回路が実
現でき、半導体記憶装置や半導体受光装置の高性能化を
はかれる利点がある。
ス回路の本質的な高密度性を損うことなく、ビット／セ
ンス線上に発生した雑音電荷による誤動作を防止できる
。これによシ高速で信頼性゛ に豊んだセンス回路が実
現でき、半導体記憶装置や半導体受光装置の高性能化を
はかれる利点がある。
第１図（ａ）〜（ｃ）は従来の電荷移送形センス回路の
一例、第２図は本発明の一実施例でｆａ）は回路図、（
ｂ）〜（ｄ）は回路内部の電位分布図、第３図は本発明
の他の実施例のセンス回路、第４図φ。〜φ、は第３図
の実施例の動作を説明するためのタイミングチャートで
ある。 １．１１．２１・・ビット／センス線、１２．２２・・
・センス回路、３，１３．２３・・・増幅回路、４゜１
４．２４．３４・・・飽和領域で動作するトランジスタ
、５．１６．１７．２５．３５・・・プリチャージ用ト
ランジスタ、１５・・・電位障壁形成用トランジスタ、
１８．１９・・中間ノード、３１・・・ダミーのビット
／センスａ、３２・・・ダミーのセンス回路、３６・・
・入力ノード、３７・・・信号φ３発生回路、３８・・
・論理和回路 特許出願人 手続補正書く方刻 昭和５７年１１月２２日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年 特 許 願 第１２４３４０号２、発明の
名称 センス回路方式 ３、補正をする者 事件との関係 特許出願人 名 称 （４２２）日本電信電話会社４、代 理
人 〒１６０ 住 所 東京都新宿区西新宿７丁目５番１０号第
２ミゾタビルディング７階 ５、補正命令の日付 昭和５７年１０月７日（発送日昭和５７年１０月２６日
）６、補正の対象 明細−の「図面の簡単な説明」の欄 ７、補正の内容 別紙のとおり １、明細書第１４頁第１０行の「φ′６〜φ、」を「φ
。、ノード３６．φ２．φ１」と訂正する。
一例、第２図は本発明の一実施例でｆａ）は回路図、（
ｂ）〜（ｄ）は回路内部の電位分布図、第３図は本発明
の他の実施例のセンス回路、第４図φ。〜φ、は第３図
の実施例の動作を説明するためのタイミングチャートで
ある。 １．１１．２１・・ビット／センス線、１２．２２・・
・センス回路、３，１３．２３・・・増幅回路、４゜１
４．２４．３４・・・飽和領域で動作するトランジスタ
、５．１６．１７．２５．３５・・・プリチャージ用ト
ランジスタ、１５・・・電位障壁形成用トランジスタ、
１８．１９・・中間ノード、３１・・・ダミーのビット
／センスａ、３２・・・ダミーのセンス回路、３６・・
・入力ノード、３７・・・信号φ３発生回路、３８・・
・論理和回路 特許出願人 手続補正書く方刻 昭和５７年１１月２２日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年 特 許 願 第１２４３４０号２、発明の
名称 センス回路方式 ３、補正をする者 事件との関係 特許出願人 名 称 （４２２）日本電信電話会社４、代 理
人 〒１６０ 住 所 東京都新宿区西新宿７丁目５番１０号第
２ミゾタビルディング７階 ５、補正命令の日付 昭和５７年１０月７日（発送日昭和５７年１０月２６日
）６、補正の対象 明細−の「図面の簡単な説明」の欄 ７、補正の内容 別紙のとおり １、明細書第１４頁第１０行の「φ′６〜φ、」を「φ
。、ノード３６．φ２．φ１」と訂正する。
Claims (2)
- （１）信号入力端子と増幅回路の入力ノードとの間を、
該人力ノード側をドレインとし、信号入力端子側をソー
スとして飽和領域で動作する第１のＭＯＳ ）ランジス
タを介して接続した電荷移送形のセンス回路において、
第１のＭＯＳ ）ランジスタのドレインと前記人力ノー
ド間に、夫々ソースおよびドレインを接続してなる第２
のＭＯＳ ）ランジスタを介在させ、該第２のＭＯＳ）
ランジスタのチャネル表面電位を、前記第１のＭＯＳ
）ランジスタのドレイン電位よシ高くしたことを特徴と
するセンス回路方式。 - （２）信号入力端子と増幅回路の入力ノードとの間を、
該入力ノード側をドレインとし、信号入力端子側をソー
スとして飽和領域で動作する第１のＭＯＳ ）ランジス
タを介して接続し、かつ前記人力ノードにプリチャージ
用の第３のＭＯＳ ）ランジスタを接続してなる電荷移
送形のセンス回路において、前記センス回路と同一構成
のダミーのセンス回路を設け、かつ該ダミーのセンス回
路中の増幅回路の入力ノードのプリチャージ電位を検査
し、所望の重囲にない場合には信号を発生する第３の回
路を設け、該信号によって、前記第３のＭＯＳ ）ラン
ジスタを導通させ、前記入力ノードを再プリチャージす
ることを特徴とするセンス回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57124340A JPS5916194A (ja) | 1982-07-19 | 1982-07-19 | センス回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57124340A JPS5916194A (ja) | 1982-07-19 | 1982-07-19 | センス回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916194A true JPS5916194A (ja) | 1984-01-27 |
| JPH0237634B2 JPH0237634B2 (ja) | 1990-08-27 |
Family
ID=14882930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57124340A Granted JPS5916194A (ja) | 1982-07-19 | 1982-07-19 | センス回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916194A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139358A (ja) * | 1989-10-25 | 1991-06-13 | Mihama Seisakusho:Kk | オゾンガスを用いた治療器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545188A (en) * | 1978-09-27 | 1980-03-29 | Nec Corp | Dynamic random access memory unit |
-
1982
- 1982-07-19 JP JP57124340A patent/JPS5916194A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545188A (en) * | 1978-09-27 | 1980-03-29 | Nec Corp | Dynamic random access memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237634B2 (ja) | 1990-08-27 |
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