JPS59152750A - 共同利用情報処理システム - Google Patents
共同利用情報処理システムInfo
- Publication number
- JPS59152750A JPS59152750A JP2486683A JP2486683A JPS59152750A JP S59152750 A JPS59152750 A JP S59152750A JP 2486683 A JP2486683 A JP 2486683A JP 2486683 A JP2486683 A JP 2486683A JP S59152750 A JPS59152750 A JP S59152750A
- Authority
- JP
- Japan
- Prior art keywords
- information
- information processing
- address
- transmission
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
- H04L12/43—Loop networks with decentralised control with synchronous transmission, e.g. time division multiplex [TDM], slotted rings
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎盃芳I
本発明は共同利用情報処理システム、とくに、たとえば
中央の情報処理装置と端末装置との間でデータ通信を行
なう共同利用情報処理システムに関するものである。
中央の情報処理装置と端末装置との間でデータ通信を行
なう共同利用情報処理システムに関するものである。
虹米韮遺
集積回路技術の発達に伴い、情報処理装置や端末装置が
簡便に利用でき、広く普及すると、これらが地域的に広
く分布し、しかもこれらを有機的に結合して共同利用す
る8襖が生ずる。このように地域的に分散した情報処理
装置や端末は伝送リンクで結合され、通信網を形成する
。
簡便に利用でき、広く普及すると、これらが地域的に広
く分布し、しかもこれらを有機的に結合して共同利用す
る8襖が生ずる。このように地域的に分散した情報処理
装置や端末は伝送リンクで結合され、通信網を形成する
。
従来、このように利用者が限定され、システム規模も中
程度の通信網では、交換設備を設けず、中央の情報処理
装置と端末との間でポイント・ツー・ポイントの回線を
設定することによって両者間の情報転送が行なわれてい
た。
程度の通信網では、交換設備を設けず、中央の情報処理
装置と端末との間でポイント・ツー・ポイントの回線を
設定することによって両者間の情報転送が行なわれてい
た。
このポイン)−ツー・ポイント接続は端末にチャネルを
固定的に割り当てることによって行なわれる。したがっ
て、システム導入の初期においてあらかじめ終局焼灼を
想定し、端末ごとに回線を設定するようにシステムを設
計しなければならず、システムに共同利用−ヒの融通性
が少ない。また、ポイント・ツー・ポイント接続では、
実回線の長さが増大し、ハードウェア構成も複雑になる
。
固定的に割り当てることによって行なわれる。したがっ
て、システム導入の初期においてあらかじめ終局焼灼を
想定し、端末ごとに回線を設定するようにシステムを設
計しなければならず、システムに共同利用−ヒの融通性
が少ない。また、ポイント・ツー・ポイント接続では、
実回線の長さが増大し、ハードウェア構成も複雑になる
。
耳−一一一的
本発明はこのような従来技術の欠点を解消し、システム
全体の回線長を最小にし、情報転送チャネルの選定を呼
に応じて最適にすることができる共同利用情報処理シス
テムを提供することにある。
全体の回線長を最小にし、情報転送チャネルの選定を呼
に応じて最適にすることができる共同利用情報処理シス
テムを提供することにある。
杭−−−戚
本発明の構成について以下、その実施例に基づいて説明
する。
する。
第1図を参照するとループ状データ通信網αが示されて
いる。ループαは、縦統的すなわちタンデムに接続され
たノードTl、、、、、Ti、、、、、TN、およびセ
ンタの処理システムとしての情報処理装置Sを含む。な
お、情報処理装置Sも本ループαではノードとして機能
する。
いる。ループαは、縦統的すなわちタンデムに接続され
たノードTl、、、、、Ti、、、、、TN、およびセ
ンタの処理システムとしての情報処理装置Sを含む。な
お、情報処理装置Sも本ループαではノードとして機能
する。
このループ状伝送リンクを流れる符号形式は−・定長の
伝送フレームの繰返しからなり、各フレームは代数的な
法則に従う符号系列すなわち符号語からなる。各ノード
Tiは1つの伝送フレームを共有し、伝送フレームの情
報シンボル部はループαの各局間を巡回する。
伝送フレームの繰返しからなり、各フレームは代数的な
法則に従う符号系列すなわち符号語からなる。各ノード
Tiは1つの伝送フレームを共有し、伝送フレームの情
報シンボル部はループαの各局間を巡回する。
伝送フレームの情報シンボル部は第2図に示すように複
数の部分からなる。すなわち、通信情報が含まれる通信
情報部100と、この伝送フレーム102の発着呼情報
などの制御情報を含む制御チャネルを形成する制御部1
04である。同図に示すように、これに始め符号106
、冗長巡回検査(CRC)符号108および終り符号+
10が伺加されて伝送フレー1、+02が形成される。
数の部分からなる。すなわち、通信情報が含まれる通信
情報部100と、この伝送フレーム102の発着呼情報
などの制御情報を含む制御チャネルを形成する制御部1
04である。同図に示すように、これに始め符号106
、冗長巡回検査(CRC)符号108および終り符号+
10が伺加されて伝送フレー1、+02が形成される。
伝送フレーム102の各部分は複数のフィールドに分割
されており、各フィールドは各ノード・情報処理装置間
の通信チャネルを形成する。
されており、各フィールドは各ノード・情報処理装置間
の通信チャネルを形成する。
ノートTI、、、、、Ti、、、、、TNは第3図に一
般的にノードTiとして示すように、使用者の端末装置
(図示せず)などに接続される送信レジスタSD、およ
び受信レジスタRDを有する。
般的にノードTiとして示すように、使用者の端末装置
(図示せず)などに接続される送信レジスタSD、およ
び受信レジスタRDを有する。
ループαの1−位置Ti−1からの伝送路は復調器OE
Mに収容され、ド位局Ti11への伝送路は変調器NO
Dに収容される。図示のようにこのノードは、1、位置
からの信号を受信する受信部R1受信したスクランブル
されている信号をデスクランブルするデスクランブラO
3、受信した符号が代数的な符号化の法則に従っている
か否かを伝送フレーム+02のファンクション符号、た
とえば始め符号106によって検査し、誤りを訂正する
検査部PR1符号語を一時的に蓄積するバッファとして
のシフトレジスタSR1たとえばCRCなどの代数的な
符号化処理を行なって伝送フレーム102を形成するフ
レーム形成部PS、およびこのフレームの符号語をスク
ランブルするスクランブラSCを有する。これらの回路
は一連のシフトレジスタによって構成されている。
Mに収容され、ド位局Ti11への伝送路は変調器NO
Dに収容される。図示のようにこのノードは、1、位置
からの信号を受信する受信部R1受信したスクランブル
されている信号をデスクランブルするデスクランブラO
3、受信した符号が代数的な符号化の法則に従っている
か否かを伝送フレーム+02のファンクション符号、た
とえば始め符号106によって検査し、誤りを訂正する
検査部PR1符号語を一時的に蓄積するバッファとして
のシフトレジスタSR1たとえばCRCなどの代数的な
符号化処理を行なって伝送フレーム102を形成するフ
レーム形成部PS、およびこのフレームの符号語をスク
ランブルするスクランブラSCを有する。これらの回路
は一連のシフトレジスタによって構成されている。
この回路は伝送フレームを構成して符号化伝送を行なう
ものであり、確実に同期保持を行い、誤りの自己訂正を
行なってビット誤り率を小さくしている。自己訂正不能
の場合は再送を行う。
ものであり、確実に同期保持を行い、誤りの自己訂正を
行なってビット誤り率を小さくしている。自己訂正不能
の場合は再送を行う。
端末装置との信号の送受は、シフトレジスタSRにおい
て伝送フレームの各シンボルの伝送順序に従って位置づ
けされるタイミングでシフトレジスタSRの内容が受信
レジスタRDに転送され、送信レジスタSDの内容でシ
フトレジスタSRの内容を更新することによって行われ
る。
て伝送フレームの各シンボルの伝送順序に従って位置づ
けされるタイミングでシフトレジスタSRの内容が受信
レジスタRDに転送され、送信レジスタSDの内容でシ
フトレジスタSRの内容を更新することによって行われ
る。
より詳細には、検査部PFjは後述のクロック源CLK
から供給されるビットクロックに応動し、デスクランブ
ラOSによってデスクランブルされた符号語が代数的符
号化の法則に従ったものであるか否かを検査し、その結
果を保存する。これはシフトレジスタSRに転送される
。
から供給されるビットクロックに応動し、デスクランブ
ラOSによってデスクランブルされた符号語が代数的符
号化の法則に従ったものであるか否かを検査し、その結
果を保存する。これはシフトレジスタSRに転送される
。
シフ1、レジスタSRは、この符号語を蓄積するレジス
タ回路(図示せず)と、その内容を制御するクロック回
路(図示せず)とからなる。このクロ、り回路は、検査
部PRによって符号語が代数的符号化則に従うことが判
明したときにリセントされ、これによって伝送フレーム
の同期がとられる。
タ回路(図示せず)と、その内容を制御するクロック回
路(図示せず)とからなる。このクロ、り回路は、検査
部PRによって符号語が代数的符号化則に従うことが判
明したときにリセントされ、これによって伝送フレーム
の同期がとられる。
シフトレジスタ3.Rは、伝送系と端末装置とのパンフ
ァ機能を実現し、伝送路212から送信される伝送フレ
ーム102の情報シンボル部を形成する。検査部PRか
らシフトレジスタSRに入力された情報シンボル部のう
ち当該端末装置で受信すべき部分は、前述の検査部PR
のクロック回路で指定され、この部分が端末装置へ転送
されるともに、端末装置からの送信情報が入力され、内
容が更新される。 したがって、シフトレジスタSR
から出力される情報シンボル部分は、当該端末装置によ
って一部分更新されたものであり、フレーム形成部ps
は、代数的符号化処理を行なって伝送フレーム+02を
構成する。これはスクランブラSCによってスクランブ
ルされ、伝送路212へ送出される。
ァ機能を実現し、伝送路212から送信される伝送フレ
ーム102の情報シンボル部を形成する。検査部PRか
らシフトレジスタSRに入力された情報シンボル部のう
ち当該端末装置で受信すべき部分は、前述の検査部PR
のクロック回路で指定され、この部分が端末装置へ転送
されるともに、端末装置からの送信情報が入力され、内
容が更新される。 したがって、シフトレジスタSR
から出力される情報シンボル部分は、当該端末装置によ
って一部分更新されたものであり、フレーム形成部ps
は、代数的符号化処理を行なって伝送フレーム+02を
構成する。これはスクランブラSCによってスクランブ
ルされ、伝送路212へ送出される。
受信レジスタRDは端末装置(図示せず)に接続され、
符号語を形成する伝送フレーJ・がシフトレジスタSR
に形成される時点においてシフトレジスタSRの内容が
受信レジスタRDに転送される。また送信レジスタSO
は、同時点において端末装置から準備された送信情報を
シフトレジスタSRに転送する。これらの送信および受
信レジスタSDおよびRDはループα−Lの各局につい
て同じ構成であるが、使用者が使用する端末装置、ノー
ドおよび情報処理装置に応じてこれらのレジスタの利用
方法が異なることがある。
符号語を形成する伝送フレーJ・がシフトレジスタSR
に形成される時点においてシフトレジスタSRの内容が
受信レジスタRDに転送される。また送信レジスタSO
は、同時点において端末装置から準備された送信情報を
シフトレジスタSRに転送する。これらの送信および受
信レジスタSDおよびRDはループα−Lの各局につい
て同じ構成であるが、使用者が使用する端末装置、ノー
ドおよび情報処理装置に応じてこれらのレジスタの利用
方法が異なることがある。
本実施例では、伝送フレー1、+02の先頭にファンク
ション符号を有する。これを検査部PRで検出するとと
もに、代数的符号化則に従う符号語であるか否かの検査
結果を蓄積するレジスタの内容を他のレジスタへ転送す
る。後者のレジスタの内容によって前述の誤り訂正を行
なうとともに、前者のレジスタの内容をリセットして次
の伝送フレームに備える。これによって伝送効率を向ト
させている。ループ網αにおける伝送リンクはこのよう
な符号語系列を伝送するものであり、この伝送プレーA
I0.2は後述のように複数のフィールドに分割されて
いる。
ション符号を有する。これを検査部PRで検出するとと
もに、代数的符号化則に従う符号語であるか否かの検査
結果を蓄積するレジスタの内容を他のレジスタへ転送す
る。後者のレジスタの内容によって前述の誤り訂正を行
なうとともに、前者のレジスタの内容をリセットして次
の伝送フレームに備える。これによって伝送効率を向ト
させている。ループ網αにおける伝送リンクはこのよう
な符号語系列を伝送するものであり、この伝送プレーA
I0.2は後述のように複数のフィールドに分割されて
いる。
変調器MODおよび復調器DEの線路側は2線・4線変
換回路(図示せず)を通して2線式回線に接続してもよ
い。その場合、変換回路の平衡は自動制御によって保持
され、双方向伝送が可能である。
換回路(図示せず)を通して2線式回線に接続してもよ
い。その場合、変換回路の平衡は自動制御によって保持
され、双方向伝送が可能である。
ノートTiはマスククロック源CLKを有し、これはノ
ル木周波数が自動調整可能な電圧制御発振器を有する。
ル木周波数が自動調整可能な電圧制御発振器を有する。
さらに、サンプル値データ処理系TIが設けられ、受信
部Rで受信した基底帯域信号から受信ヒントクロックの
タイミングのずれにほぼ比例するイ言号を検II!する
ものである。そのサンブリンククロックはビ・ントクロ
・ンクであって、その出力であるタイミングのずれがO
とな、る方向にクロックの位相を制御する電圧をマスタ
クロック源CLKの発振制御端子200に供給する。マ
スタクロック源CLKは出力端子202からピントクロ
ックを、また出力端子204かう多相の動作クロックを
、それぞれ図示のように各回路に供給する。
部Rで受信した基底帯域信号から受信ヒントクロックの
タイミングのずれにほぼ比例するイ言号を検II!する
ものである。そのサンブリンククロックはビ・ントクロ
・ンクであって、その出力であるタイミングのずれがO
とな、る方向にクロックの位相を制御する電圧をマスタ
クロック源CLKの発振制御端子200に供給する。マ
スタクロック源CLKは出力端子202からピントクロ
ックを、また出力端子204かう多相の動作クロックを
、それぞれ図示のように各回路に供給する。
第1図のル「プαにおいてノードTiがシステ1、全体
の各局の動作クロックを同期させるhでのクロック主局
であり、また伝送チャネルの割当−てを行なう制御局で
ある。第3図に示すノードT1をクロック主局として使
用する場合は、サンプル値データ処理系TIからクロッ
ク源CLKへの接続200は削除し、サンプル値データ
処理系TIから復調器OEMへの接続208を通してタ
イミングのずれに関する情報を復調器OEMの遅延調整
回路(図示せず)で受けてピットクロックの同期を抽出
する。
の各局の動作クロックを同期させるhでのクロック主局
であり、また伝送チャネルの割当−てを行なう制御局で
ある。第3図に示すノードT1をクロック主局として使
用する場合は、サンプル値データ処理系TIからクロッ
ク源CLKへの接続200は削除し、サンプル値データ
処理系TIから復調器OEMへの接続208を通してタ
イミングのずれに関する情報を復調器OEMの遅延調整
回路(図示せず)で受けてピットクロックの同期を抽出
する。
また、タイミ゛/グヒ、クロック従局になる場合には、
クロック源CLKは電圧制御発振器を有し、タイミング
回路TIから遅延調整器OEMへの接続208は削除さ
れる。
クロック源CLKは電圧制御発振器を有し、タイミング
回路TIから遅延調整器OEMへの接続208は削除さ
れる。
情報処理装置Sは各ノードによって共同利用される情報
処理システムである。これは、伝送フレーム102の情
報チャネルをすべて使用でき、各ノードが利用する情報
チャネルを使用したタスクを時分割多重処理する。情報
チャネルの数は、各ノー1”TI、、、、、Ti、、、
、、、TNに接続されている端末装置の総数より少なく
てもよく、各端末装置は、それが収容されているノート
で使用できる情報チャネルフィールドのうちの1つを選
択して情報処理装置Sとの通信を行なう。
処理システムである。これは、伝送フレーム102の情
報チャネルをすべて使用でき、各ノードが利用する情報
チャネルを使用したタスクを時分割多重処理する。情報
チャネルの数は、各ノー1”TI、、、、、Ti、、、
、、、TNに接続されている端末装置の総数より少なく
てもよく、各端末装置は、それが収容されているノート
で使用できる情報チャネルフィールドのうちの1つを選
択して情報処理装置Sとの通信を行なう。
ループαにおけるノードTl以外の各ノードTiは送受
信レジスタSOおよびRDの制御チャネル用フィールド
104を同じ使用方法で使用する。主局ノー1’Tlは
、送信レジスタSDの制御チャネル用。
信レジスタSOおよびRDの制御チャネル用フィールド
104を同じ使用方法で使用する。主局ノー1’Tlは
、送信レジスタSDの制御チャネル用。
フィールドによって所定の時間間隔でで始め符号106
を送信し、受信レジスタRDの制御チャネルで返送され
る各ノードからの信号を調べる。
を送信し、受信レジスタRDの制御チャネルで返送され
る各ノードからの信号を調べる。
したがって、始め符号108は各メートに対応したフィ
ールドに分割されている。そこで、ノードT1以外のノ
ード、すなわち従局ノードでは、これらの始め符号のタ
イミングを計数して自局のフィールドを検出し、自己の
情報チャネルを識別する。
ールドに分割されている。そこで、ノードT1以外のノ
ード、すなわち従局ノードでは、これらの始め符号のタ
イミングを計数して自局のフィールドを検出し、自己の
情報チャネルを識別する。
情報処理装置Sと通信する必要があるメートは、まず受
信レジスタRDの制御チャネル用フィールドで後述の接
続符号を検査し、その接続符号で空き情報チャネ、ルが
指定されていれば送信レジスタSDの制御チャネル用フ
ィールドに発呼符号を記録して送信する。ビジーである
場合は待合せ(こζ±いる。
信レジスタRDの制御チャネル用フィールドで後述の接
続符号を検査し、その接続符号で空き情報チャネ、ルが
指定されていれば送信レジスタSDの制御チャネル用フ
ィールドに発呼符号を記録して送信する。ビジーである
場合は待合せ(こζ±いる。
主局、r−t:rtでは、受信レジスタRDの制御チャ
ネル用フィールドで受信した発呼符号を、検出する。こ
の検出は、始め符号を検出して各局番こ対応するタイム
スロットすなわちフィールドを識別することによって行
なわれる。そこで、主局T I If空いている情報チ
ャネルを選択する。空き情報チャネルがあれば、検出し
た当該ノードのタイL・スロットでその情報チャネルの
番号を示すJti ! 23号を記録し、空きチャネル
がなければビジーを示す接続符けを記録して送信する。
ネル用フィールドで受信した発呼符号を、検出する。こ
の検出は、始め符号を検出して各局番こ対応するタイム
スロットすなわちフィールドを識別することによって行
なわれる。そこで、主局T I If空いている情報チ
ャネルを選択する。空き情報チャネルがあれば、検出し
た当該ノードのタイL・スロットでその情報チャネルの
番号を示すJti ! 23号を記録し、空きチャネル
がなければビジーを示す接続符けを記録して送信する。
この接続符号で1行定された情報チャネルを使用して情
報処理装置Sとその)−ドとの通信が行なわれる。
報処理装置Sとその)−ドとの通信が行なわれる。
第4図に示すように、情報処理装置S(第1図)は第3
図に示すTiと同一様の機能を有するプロ・ンクTBを
もつ。これは、第3図のレジスタSOおよびRDと同様
のレジスタSDおよびRDに接続ネれ、これに関連する
部分、DS、 PR,SR,PS、 SC: (第3図
)なとを41する。これらの部分は情報処理装置Sの人
出力チャネルC1(0〜fJ3の数に等しいピント数を
イ1する。すなわち、バス400とプロングTHの間の
チャネル数(この例では4)に1チヤネルのヒント数を
乗じた藪に等しいビット数を右し、各人出力チャネルに
対応する桁からなっている。本実施例ではチャネルCH
,0が制御チャネルであり、CH2=CH3は3つの情
報チャネルである。
図に示すTiと同一様の機能を有するプロ・ンクTBを
もつ。これは、第3図のレジスタSOおよびRDと同様
のレジスタSDおよびRDに接続ネれ、これに関連する
部分、DS、 PR,SR,PS、 SC: (第3図
)なとを41する。これらの部分は情報処理装置Sの人
出力チャネルC1(0〜fJ3の数に等しいピント数を
イ1する。すなわち、バス400とプロングTHの間の
チャネル数(この例では4)に1チヤネルのヒント数を
乗じた藪に等しいビット数を右し、各人出力チャネルに
対応する桁からなっている。本実施例ではチャネルCH
,0が制御チャネルであり、CH2=CH3は3つの情
報チャネルである。
情報処理装置Sは第4図に示すように、バス400を中
心にして中央処理装置CCなとの処理装防や、共通メモ
リRES 、マルチプレクサMPX 、共通ファイルF
、n: 7.jl応答ファイルRE、割込み発生用のク
ロンク発生器RTなどの周辺装置等の装置を有する。情
報処理装置Sの構成は、中央処理装wCCが実行するプ
ロゲラ11の内容以外はその応用の仕方による差異はな
い。
心にして中央処理装置CCなとの処理装防や、共通メモ
リRES 、マルチプレクサMPX 、共通ファイルF
、n: 7.jl応答ファイルRE、割込み発生用のク
ロンク発生器RTなどの周辺装置等の装置を有する。情
報処理装置Sの構成は、中央処理装wCCが実行するプ
ロゲラ11の内容以外はその応用の仕方による差異はな
い。
情報処理装置Sは、3つの情報チャネルCHI〜CH3
を介して各メートの使用する3つの情報チャネルと論理
的に接続される。中央処理装置CCは各ノードから送信
されるメツセージに応答してタスクを多重処理する。
を介して各メートの使用する3つの情報チャネルと論理
的に接続される。中央処理装置CCは各ノードから送信
されるメツセージに応答してタスクを多重処理する。
外部記憶装置の1つである共通ファイルFはプロゲラL
1やデータの蓄積領域である。このデータには画像信号
を含んでいてもよい。音声応答ファイルREは端末装置
に対して音声応答するための音響信号の断片を記録した
記4B装置である。
1やデータの蓄積領域である。このデータには画像信号
を含んでいてもよい。音声応答ファイルREは端末装置
に対して音声応答するための音響信号の断片を記録した
記4B装置である。
速度変換装置Mはたとえば画像信号などの高いビットレ
ートの信号を高速で入力し、これを低速に速度変換して
ノードに送信する速度変換用記憶装置である。
ートの信号を高速で入力し、これを低速に速度変換して
ノードに送信する速度変換用記憶装置である。
情報処理装置Sの各ブロックの配置と割込み処J!Pプ
ログラムの機能を適正化することによってこれらの機能
、それに関連するソフトウェア、および中央処理装置C
Gのワークメモリの記憶領域を有効に利用することがで
きる。
ログラムの機能を適正化することによってこれらの機能
、それに関連するソフトウェア、および中央処理装置C
Gのワークメモリの記憶領域を有効に利用することがで
きる。
本実施例では、中央処理装置CC以外のプロングや回線
は中央処理装置CGが実行するプログラム命令に従って
動作するか、これらの動作は中央処理装置CCが関与す
ることなく各ブロックにおいて並列に行われる。各プロ
・ンクはこの動作が終ったときだけ中央処理装置CCに
その終了を割込み信号によって通知する。
は中央処理装置CGが実行するプログラム命令に従って
動作するか、これらの動作は中央処理装置CCが関与す
ることなく各ブロックにおいて並列に行われる。各プロ
・ンクはこの動作が終ったときだけ中央処理装置CCに
その終了を割込み信号によって通知する。
中央処理装置は第5図に示すようにワークメモリWにを
右し、各ブロックおよび回線の動作結果をこのメモリエ
リアを用いて処理する。このワークメモリエリアと情報
処理装置Sの各ブロックの間の情報転送は中央処理装置
CCの入出力部IOにより行われる。またプログラム命
令は命令実行部PUによって実行される。
右し、各ブロックおよび回線の動作結果をこのメモリエ
リアを用いて処理する。このワークメモリエリアと情報
処理装置Sの各ブロックの間の情報転送は中央処理装置
CCの入出力部IOにより行われる。またプログラム命
令は命令実行部PUによって実行される。
バス400に対して命令実行部PUと入出力部IOはそ
れぞれ独自の出入口を有している。しかしワークメモリ
W旧ま共有している。その共有の仕方を説/明する。
れぞれ独自の出入口を有している。しかしワークメモリ
W旧ま共有している。その共有の仕方を説/明する。
中央処理装置CCはアドレスデコーダA[lを有し、こ
れはアドレスバス400−1の信号を復号してワークメ
モリWMを命令実行部PUに割り当てる時間と入出力部
IOに割り当てる時間とを検出するものである。命令実
行部PUおよび入出力部IOからのアドレス信号がデコ
ーダAnの出力によってゲートされ、アドレス信号AD
Dとしてワークメモリνζに与えられる。ワークメモリ
lはアドレス信q ADDで指定された記憶位置から読
み出したデータを信号線Hに出力し、書込みデータは命
令実行部Pυおよび入出力部IOから信号線Wにケ、え
られ、アドレス信号ADDで指定された記憶位置に蓄積
される。
れはアドレスバス400−1の信号を復号してワークメ
モリWMを命令実行部PUに割り当てる時間と入出力部
IOに割り当てる時間とを検出するものである。命令実
行部PUおよび入出力部IOからのアドレス信号がデコ
ーダAnの出力によってゲートされ、アドレス信号AD
Dとしてワークメモリνζに与えられる。ワークメモリ
lはアドレス信q ADDで指定された記憶位置から読
み出したデータを信号線Hに出力し、書込みデータは命
令実行部Pυおよび入出力部IOから信号線Wにケ、え
られ、アドレス信号ADDで指定された記憶位置に蓄積
される。
情報処理装置Sの各ブロック間の情報転送は共通メモリ
RESを介して行なわれる。各ブロックが共通メモリR
ESをアクセスする権利はマルチプレクサMPXからそ
れらに時分割タイムスロットを供給することによって与
えられる。中央処理装置CCについてのタイムスロツト
は命令実行部PUと入出力部■0、にそれぞれ配分され
、それぞれのタイムスロットでワークメモリWMにアク
セスすることができる。
RESを介して行なわれる。各ブロックが共通メモリR
ESをアクセスする権利はマルチプレクサMPXからそ
れらに時分割タイムスロットを供給することによって与
えられる。中央処理装置CCについてのタイムスロツト
は命令実行部PUと入出力部■0、にそれぞれ配分され
、それぞれのタイムスロットでワークメモリWMにアク
セスすることができる。
共通メモリRESは第6図に示すように主記憶部すなわ
ち内部メモリMに、アドレスレジスタR1およびR2、
比較回路CIおよびC2、マスク変更回路MASなとを
右する。なお、同図において二重線は多線信シ)を示し
、・重線は多線信号を示し、「・」は禁+I−人力を示
し、重力形はマスク信・号を示す。
ち内部メモリMに、アドレスレジスタR1およびR2、
比較回路CIおよびC2、マスク変更回路MASなとを
右する。なお、同図において二重線は多線信シ)を示し
、・重線は多線信号を示し、「・」は禁+I−人力を示
し、重力形はマスク信・号を示す。
ド記憶部NMにはアドレスバスA△が接続され、部分ア
ドレスPAなどがケーえられる。
ドレスPAなどがケーえられる。
ノ(通メモリRESのアドレスエリアすなわち主記憶部
MMの記憶領域は、第7図に示すように複数の部分アド
レスエリア500に分割され、これらの部分アドレスエ
リア500は情報処理装置S内の各ブロックすなわち各
装置に対応して設けられている。各部分アドレスエリア
500は特定のアドレス位置に部分アドレスPAを有し
、これは読出しアドレス502Rと潟込みアドレス50
2Wとからなる。読出しアドレス502Rはその部分ア
ドレスエリアの読出しを行う記憶位置のアドレスポイン
タであり、書込みアドレス502Wはその部分アi・レ
スエリアの書込みを行う記憶位置のアドレスポインタで
ある。
MMの記憶領域は、第7図に示すように複数の部分アド
レスエリア500に分割され、これらの部分アドレスエ
リア500は情報処理装置S内の各ブロックすなわち各
装置に対応して設けられている。各部分アドレスエリア
500は特定のアドレス位置に部分アドレスPAを有し
、これは読出しアドレス502Rと潟込みアドレス50
2Wとからなる。読出しアドレス502Rはその部分ア
ドレスエリアの読出しを行う記憶位置のアドレスポイン
タであり、書込みアドレス502Wはその部分アi・レ
スエリアの書込みを行う記憶位置のアドレスポインタで
ある。
これによって、部分アドレスエリア500内の各アドレ
スは記憶された順序で読出しが巡回的に行なわれるよう
に論理的に連結される。したがって、部分アドレスPA
が共通メモリに与えられるたびにこの巡回的な連結順序
に従って読出しおよび書込みが行われる。中央処理装置
CCについての書込みアドレスポインタ502旧士入出
力部IOにグ、えられ、読出しアドレスポインタ502
Rは命令実行部PUに割り当てられる。
スは記憶された順序で読出しが巡回的に行なわれるよう
に論理的に連結される。したがって、部分アドレスPA
が共通メモリに与えられるたびにこの巡回的な連結順序
に従って読出しおよび書込みが行われる。中央処理装置
CCについての書込みアドレスポインタ502旧士入出
力部IOにグ、えられ、読出しアドレスポインタ502
Rは命令実行部PUに割り当てられる。
たとえば同図7に示すように、読出しアドレス502R
はその部分アドレスエリア500の読出しを行なうアド
レスn+mlを差し、書込みアドレス502讐はその部
分アドレスエリア500の書込みを行なうアドレスn十
m2を指している。
はその部分アドレスエリア500の読出しを行なうアド
レスn+mlを差し、書込みアドレス502讐はその部
分アドレスエリア500の書込みを行なうアドレスn十
m2を指している。
ところで情報処理装置Sのバス400は各ブロックによ
って時分割的に占有される。この時分割タイムスロット
は数ビットのアドレス線400−1によって各ビットの
論理的組合せを変えることで配分される。
って時分割的に占有される。この時分割タイムスロット
は数ビットのアドレス線400−1によって各ビットの
論理的組合せを変えることで配分される。
バス400−2は共通メモリRESへの入力であり、各
ブロックからの出力線の論理和で構成される。
ブロックからの出力線の論理和で構成される。
バス400−3は共通メモリRESから各ブロックへの
並列出力線である。/<ス400−4は共通メモリRE
Sのアドレス線であり、各ブロックからの出力線の論理
和で構成される。パス400−2〜400−4はバス4
00−1によってアドレスされたブロックについてだけ
ゲートされ、つぎのようにして各ブロック間でキャラク
タの転送が行なわれる。
並列出力線である。/<ス400−4は共通メモリRE
Sのアドレス線であり、各ブロックからの出力線の論理
和で構成される。パス400−2〜400−4はバス4
00−1によってアドレスされたブロックについてだけ
ゲートされ、つぎのようにして各ブロック間でキャラク
タの転送が行なわれる。
各ブロックに割り当てられたタイ1〜スロツトにおいて
、その前半で転送先ブロックの部分アドレスPAを指示
して書き込み、その後半で自己のブロックの部分アドレ
スを指示して読取りを行なう。このようにして部分アド
レスを指示することによって部分アドレスエリア500
へ書き込んだ順序でこれから読み取ることができる。
、その前半で転送先ブロックの部分アドレスPAを指示
して書き込み、その後半で自己のブロックの部分アドレ
スを指示して読取りを行なう。このようにして部分アド
レスを指示することによって部分アドレスエリア500
へ書き込んだ順序でこれから読み取ることができる。
第6図に示すように、本実施例ではタイムスロットは3
相φl、φ2およびφ3にわかれている。l相φlによ
ってアドレスAAが主記憶部に旧こゲートされ記憶位置
を指定する。これによってその記憶位置の部分アドレス
PAの読出しアドレス502Rおよび書込みアドレス5
02wがレジスタR1のセグメン) 430Rおよび4
30−にそれぞれ読み出される。2相φ2では、主記憶
部MHの入出力データ端子Iおよび0から主記憶部Mに
に対してデータの出入れが行われる。主記憶部Mにに対
して入出力のいずれを行うか、あるいはどちらも行わな
いかは、信号線ACIおよびAc1に加わる論理値によ
って決まる。信号線Actが付勢されていれば相φ2で
書込みアドレスがレジスタセグメント430Wからアド
レスバスAAに供給され、信号線AC2が伺勢されれば
相φ2で読出しアドレスがレジスタセグメント430R
からアドレスバスAAに供給され、それぞれの場合に応
じて相φ2でデータ線■からデータが一ト記憶部■にゲ
ートされたり、主記憶部MMからデータ線Oにゲートさ
れる。
相φl、φ2およびφ3にわかれている。l相φlによ
ってアドレスAAが主記憶部に旧こゲートされ記憶位置
を指定する。これによってその記憶位置の部分アドレス
PAの読出しアドレス502Rおよび書込みアドレス5
02wがレジスタR1のセグメン) 430Rおよび4
30−にそれぞれ読み出される。2相φ2では、主記憶
部MHの入出力データ端子Iおよび0から主記憶部Mに
に対してデータの出入れが行われる。主記憶部Mにに対
して入出力のいずれを行うか、あるいはどちらも行わな
いかは、信号線ACIおよびAc1に加わる論理値によ
って決まる。信号線Actが付勢されていれば相φ2で
書込みアドレスがレジスタセグメント430Wからアド
レスバスAAに供給され、信号線AC2が伺勢されれば
相φ2で読出しアドレスがレジスタセグメント430R
からアドレスバスAAに供給され、それぞれの場合に応
じて相φ2でデータ線■からデータが一ト記憶部■にゲ
ートされたり、主記憶部MMからデータ線Oにゲートさ
れる。
一方、レジスタR1の読出しアドレスおよび書込みアド
レスはそれぞれ信号線AC1およびAc1のイ;1勢、
消勢状態に応じて相φ2において加算器432および4
34によ・って1が加算され、これはレジスタR2の対
応するセグメント438Rおよび43EtWに蓄積され
る。この加算は所定の数を法とするものであるが、マス
ク回路層^Sに加わる部分アドレスに応じてその法が変
更される。これは加算器432および434における処
理ピント数を変更、すなわちマスクすることによって行
われる。マスク・回路にASは部分アドレスをマスク信
号に変えるものである。
レスはそれぞれ信号線AC1およびAc1のイ;1勢、
消勢状態に応じて相φ2において加算器432および4
34によ・って1が加算され、これはレジスタR2の対
応するセグメント438Rおよび43EtWに蓄積され
る。この加算は所定の数を法とするものであるが、マス
ク回路層^Sに加わる部分アドレスに応じてその法が変
更される。これは加算器432および434における処
理ピント数を変更、すなわちマスクすることによって行
われる。マスク・回路にASは部分アドレスをマスク信
号に変えるものである。
3相φ3では、このように更新されたレジスタR2の記
録および読出しアドレスが部分アドレスPAの指定する
主記憶部MHの記憶位置・に記憶される。
録および読出しアドレスが部分アドレスPAの指定する
主記憶部MHの記憶位置・に記憶される。
ところで、読出しアドレス502R(第7図)が書込み
アドレス502wを越えると読み出すべき命令がない状
IEとなる。比較回路CIはレジスタR1の読出しアド
レスセグメント430Rと書込みアドレスセグメンl−
430Wとを常に比較している。両者が等しいことを検
出すると、出力440を付勢し、相φ2において信号A
C3を出力するとともに、ANDゲーI・442の動作
を禁1トする。これによってレジスタセグメント430
Rの読出しアドレスに1を加算してレジスタR2のセグ
メント438Hに蓄積する動作は禁II−される。
アドレス502wを越えると読み出すべき命令がない状
IEとなる。比較回路CIはレジスタR1の読出しアド
レスセグメント430Rと書込みアドレスセグメンl−
430Wとを常に比較している。両者が等しいことを検
出すると、出力440を付勢し、相φ2において信号A
C3を出力するとともに、ANDゲーI・442の動作
を禁1トする。これによってレジスタセグメント430
Rの読出しアドレスに1を加算してレジスタR2のセグ
メント438Hに蓄積する動作は禁II−される。
ところで上述のように所定の数を法とする加、算を行な
うことは、部分アドレスエリア500における記憶位置
が常に巡回してアドレス指定されることを意味している
。そこで、たとえば部分アドレスエリア500に含まれ
るすべての記憶位置に命令が書き込まれている場合には
、レジスタR1の書込みアドレスセグメント スセグメンl−43ORの内容から1を引いた値に等し
い。このときはその部分アドレスエリア500への書込
みを禁止しなければならない。この引き算は加算回路4
45によって行われ、比較回路C2が両者を比較し、一
致を検出すると出力442を伺勢する。これに応動して
ANNロー−−444は信号AC4を出力する。他の回
路は信号へC4に応動して信−)Ac4を停止上する。
うことは、部分アドレスエリア500における記憶位置
が常に巡回してアドレス指定されることを意味している
。そこで、たとえば部分アドレスエリア500に含まれ
るすべての記憶位置に命令が書き込まれている場合には
、レジスタR1の書込みアドレスセグメント スセグメンl−43ORの内容から1を引いた値に等し
い。このときはその部分アドレスエリア500への書込
みを禁止しなければならない。この引き算は加算回路4
45によって行われ、比較回路C2が両者を比較し、一
致を検出すると出力442を伺勢する。これに応動して
ANNロー−−444は信号AC4を出力する。他の回
路は信号へC4に応動して信−)Ac4を停止上する。
これによってその部分アドレスエリア500への書込み
は行なわれない、このようにして部分アドレスを指示す
ることによって部分アドレスエリア500へ書き込んだ
順序でこれから読み取ることができる。
は行なわれない、このようにして部分アドレスを指示す
ることによって部分アドレスエリア500へ書き込んだ
順序でこれから読み取ることができる。
中央処理装WCCの入出力部■0も1つのプロ、りとみ
なし、2つのブロック間で転送を行なう場合、命令実行
部PUは両ブロック間の符号転送を指定する制御語をト
記憶部RESにおける対応する部分アドレスPAに書き
込む。各ブロックは自己に割り当てられたタイムスロッ
トで対応する部分アドレスPAからこの制御語すなわち
命令を読み出すことによってそれに従った動作を実行す
る。
なし、2つのブロック間で転送を行なう場合、命令実行
部PUは両ブロック間の符号転送を指定する制御語をト
記憶部RESにおける対応する部分アドレスPAに書き
込む。各ブロックは自己に割り当てられたタイムスロッ
トで対応する部分アドレスPAからこの制御語すなわち
命令を読み出すことによってそれに従った動作を実行す
る。
各ブロックは制御語で規定された動作を完了すると、中
央処理装置CCの命令実行部PUに対応した部分アドレ
ス500にアクセスしてそこに割込信号を書き込む。な
お、割込信号は命令実行部PUによって割込要求命令が
実ギテされた場合にも命令実行部PUによって自己の部
分アドレスに書き込まれる。
央処理装置CCの命令実行部PUに対応した部分アドレ
ス500にアクセスしてそこに割込信号を書き込む。な
お、割込信号は命令実行部PUによって割込要求命令が
実ギテされた場合にも命令実行部PUによって自己の部
分アドレスに書き込まれる。
中央処理装置CCの命令実行部PUはそのなかの命令カ
ウンタ(図示せず)を歩進させ、命令カウンタが指定す
るワークメモリWNの記憶位置の命令を実行する。命令
の実行を終了すると、命令カウンタを歩進させる直前に
自己の部分アドレス500を指定してこれを読み取る。
ウンタ(図示せず)を歩進させ、命令カウンタが指定す
るワークメモリWNの記憶位置の命令を実行する。命令
の実行を終了すると、命令カウンタを歩進させる直前に
自己の部分アドレス500を指定してこれを読み取る。
これによって割込信号が読み出された場合には、命令カ
ウンタをワークメモリWMにおける割込み処理プロゲラ
J1の記憶されているアドレスにジャンプさせ1割込信
りの内容に応じた割込み処理を行なう。なお、割込み処
理実行中は自己の部分アドレス500からの読出しは行
なわないが、これへの書込みは続ける。
ウンタをワークメモリWMにおける割込み処理プロゲラ
J1の記憶されているアドレスにジャンプさせ1割込信
りの内容に応じた割込み処理を行なう。なお、割込み処
理実行中は自己の部分アドレス500からの読出しは行
なわないが、これへの書込みは続ける。
命令実行部PUに対応した共通メモリRESの部分アド
レスエリア500には十分な記憶位置を用意することに
よって割込信号が喪失することなく確実に割込み処理を
行うことができ、また割込み処理プログラムを十分な割
込み処理機能をもたせることによって融通性のある多重
処理が可能となる。
レスエリア500には十分な記憶位置を用意することに
よって割込信号が喪失することなく確実に割込み処理を
行うことができ、また割込み処理プログラムを十分な割
込み処理機能をもたせることによって融通性のある多重
処理が可能となる。
端末装置から機能キャラクタが受信されると、これは人
出力部IOに対応する共通メモリRESの部分アドレス
エリア500に蓄積されると同時に、命令実行部PUに
対応する共通メモリRESの部分アI・レスエリア50
0に割込信号が蓄積される。これによってキャラクタ単
位の伝送制御を行なうことができ、割込みの頻度が多く
なってもこれらの割込みが喪失することはない。したが
って会話通信の頻度の激−しいプログラミングなどを遠
隔端末番こよって行なう場合にもとくに有利となる。た
だし、回線に送出する命令は、割込みととも番こ完−r
する形のものではなく、命令実行部PU力く後番こ発l
?1する命令によって完了する形をとること番とよって
キャラクタを失うことがないよう番こする必要力くあ情
報処理装置Sにおける多重処理は割込み処理プログラム
によって行なわれ、多くの項[1かもなるタスクテーブ
ルを管理している。タスクLi時分割多重回線における
チャネルに相当するが、チャネルの場合のように周期的
にタイムスロ・ントをイ・1ヶ、して多重処理するので
はなく、割込信号によってタスクテーブルの項目を参照
することによって行なう。つまり、割込み処理プログラ
ムは割込信号を読み取り、それに関連するタスクテーブ
ルの項目を更新し、入出力命令を実行していないタスク
テーブルの項目を探す。
出力部IOに対応する共通メモリRESの部分アドレス
エリア500に蓄積されると同時に、命令実行部PUに
対応する共通メモリRESの部分アI・レスエリア50
0に割込信号が蓄積される。これによってキャラクタ単
位の伝送制御を行なうことができ、割込みの頻度が多く
なってもこれらの割込みが喪失することはない。したが
って会話通信の頻度の激−しいプログラミングなどを遠
隔端末番こよって行なう場合にもとくに有利となる。た
だし、回線に送出する命令は、割込みととも番こ完−r
する形のものではなく、命令実行部PU力く後番こ発l
?1する命令によって完了する形をとること番とよって
キャラクタを失うことがないよう番こする必要力くあ情
報処理装置Sにおける多重処理は割込み処理プログラム
によって行なわれ、多くの項[1かもなるタスクテーブ
ルを管理している。タスクLi時分割多重回線における
チャネルに相当するが、チャネルの場合のように周期的
にタイムスロ・ントをイ・1ヶ、して多重処理するので
はなく、割込信号によってタスクテーブルの項目を参照
することによって行なう。つまり、割込み処理プログラ
ムは割込信号を読み取り、それに関連するタスクテーブ
ルの項目を更新し、入出力命令を実行していないタスク
テーブルの項目を探す。
このタスクテーブルには割込みによって中断されたプロ
グラムの命令カウンタの内容が記録されており、項目の
優先順位に従って割込°処理プログラムの命令カウンタ
を中断中のプログラムの命令カウンタに変更し、制御は
そのプログラムに移行する。このように割込み処理プロ
グラドは入出力動作中の時間を他のタスクに有効利用す
る役割を果す。
グラムの命令カウンタの内容が記録されており、項目の
優先順位に従って割込°処理プログラムの命令カウンタ
を中断中のプログラムの命令カウンタに変更し、制御は
そのプログラムに移行する。このように割込み処理プロ
グラドは入出力動作中の時間を他のタスクに有効利用す
る役割を果す。
本実施例では、第6図に示すように1割込みりロック発
生回路RTを有し、これは所定の周期、たとえば1〜2
秒ことに割込みクロックを発生する。゛かりに割込クロ
ンク発生回路RTがないとすると、ト述のように制御が
他のプログラムに渡ってしまえば割込み信号が検出され
ないかぎりこれを管理することができなくなってしまう
。この場合の割込みはタスク項目の優先順位に無関係で
あるので、制御を待っているタスクが無視される可能性
がある。割込クロック発生回路RTはこのような事態を
防止するために所定の周期で割込信号を発生している。
生回路RTを有し、これは所定の周期、たとえば1〜2
秒ことに割込みクロックを発生する。゛かりに割込クロ
ンク発生回路RTがないとすると、ト述のように制御が
他のプログラムに渡ってしまえば割込み信号が検出され
ないかぎりこれを管理することができなくなってしまう
。この場合の割込みはタスク項目の優先順位に無関係で
あるので、制御を待っているタスクが無視される可能性
がある。割込クロック発生回路RTはこのような事態を
防止するために所定の周期で割込信号を発生している。
処−一一果
本発明によれば、伝送フレームを構成する複数のフィー
ルドに対応して情報処理装置の入出力チャネルが接続さ
れ、各7−ドがこれらのチャネルを選択的に使用するこ
とによって情報処理装置とノードとの通信が行なわれる
。したがって、チャネルの選択が呼に応じて最適に行な
われ、システムの融通性が高いのみならず、大規模な情
報処理システムを複数の端末装置によって経済的に共同
利用することができる・。また、・伝送リンクをループ
状に構成した場合には、システム全体としての伝送路長
を最小にすること、ができ、簡略な構成のシステムが提
供される。
ルドに対応して情報処理装置の入出力チャネルが接続さ
れ、各7−ドがこれらのチャネルを選択的に使用するこ
とによって情報処理装置とノードとの通信が行なわれる
。したがって、チャネルの選択が呼に応じて最適に行な
われ、システムの融通性が高いのみならず、大規模な情
報処理システムを複数の端末装置によって経済的に共同
利用することができる・。また、・伝送リンクをループ
状に構成した場合には、システム全体としての伝送路長
を最小にすること、ができ、簡略な構成のシステムが提
供される。
第1図は本発明による共同利用情報処理システムの実施
例を示すブロック図、 第2図は第1図の情報処理システムで使用される伝送フ
レー1、のフォーマツI・構成例を示す図、 第3図は第1図に示すメートの詳細な構成例を示すブロ
ック図、 第4図は第1図における中央の情報処理装置の詳細な構
成例を示すブロック図、 1fS5図は第4図に示す中央処理装置の構成例を示す
ブロック図、 第6図は情報処理装置における共通メモリの具体的な構
成例を示すブロック図、 第7図は共通メモリにおける部分アドレスエリアの一部
を示すメモリM@威図である。 −1,′)のt町vO CC,、、、中央処理装置 CHO−CH3,チャネル IO,、、、入出力部 Mに191.主記憶部 Pυ006.命令実行部 RES、、 、 、共通メモリ S、、、、情報処理装置 Ti、、、、ノード WM、、、、ワークメモリ +00.、 、 、通信情報部 102、、 、 、伝送フレーム +04.、 、 、制御情報部 α・・・、伝送ループ 特箭出願人 株式会社リコー 第1図
例を示すブロック図、 第2図は第1図の情報処理システムで使用される伝送フ
レー1、のフォーマツI・構成例を示す図、 第3図は第1図に示すメートの詳細な構成例を示すブロ
ック図、 第4図は第1図における中央の情報処理装置の詳細な構
成例を示すブロック図、 1fS5図は第4図に示す中央処理装置の構成例を示す
ブロック図、 第6図は情報処理装置における共通メモリの具体的な構
成例を示すブロック図、 第7図は共通メモリにおける部分アドレスエリアの一部
を示すメモリM@威図である。 −1,′)のt町vO CC,、、、中央処理装置 CHO−CH3,チャネル IO,、、、入出力部 Mに191.主記憶部 Pυ006.命令実行部 RES、、 、 、共通メモリ S、、、、情報処理装置 Ti、、、、ノード WM、、、、ワークメモリ +00.、 、 、通信情報部 102、、 、 、伝送フレーム +04.、 、 、制御情報部 α・・・、伝送ループ 特箭出願人 株式会社リコー 第1図
Claims (1)
- 【特許請求の範囲】 ■1人出力チ中出力チャネル情報処理装置と複数の端末
装置との間で符号系列を含む伝送フレームを転送するこ
とによって通信を行なう共同利用情報処理システムにお
いて、該伝送フレームは複数の第1のフィールドを含み
、第1のフィールドは1)II記大人出力チャネル論理
的に接続され、前記複数の端末装置は、第1のフィール
ドを選択的に占有することによって前記情報処理装置と
の間で符吋系列の転送を行なうことを特徴とする共同利
用情報処理システム。 2、特許請求の範囲第1項記載の共同利用情報処理シス
テムにおいて、該システムは、前記情報処理装置および
端末装置をタンデムに接続してそれらの間で前記伝送フ
レームを伝送するループ状伝送路を含み、該伝送フレー
ムは第2のフィールドを含み、前記複数の端末装置およ
び情報処理装置には第2のフィールドにおいて互、いに
異なるタイミングが割り当てられ、該端末装置および情
報処理装置は、それぞれに対応したタイミングで制御情
報を転送することを特徴とする共同利用情報処理システ
ム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2486683A JPS59152750A (ja) | 1983-02-18 | 1983-02-18 | 共同利用情報処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2486683A JPS59152750A (ja) | 1983-02-18 | 1983-02-18 | 共同利用情報処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59152750A true JPS59152750A (ja) | 1984-08-31 |
Family
ID=12150130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2486683A Pending JPS59152750A (ja) | 1983-02-18 | 1983-02-18 | 共同利用情報処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59152750A (ja) |
-
1983
- 1983-02-18 JP JP2486683A patent/JPS59152750A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2615297B2 (ja) | リング通信システム | |
US7085847B2 (en) | Method and system for scheduling network communication | |
US6667988B1 (en) | System and method for multi-level context switching in an electronic network | |
US7769906B2 (en) | FlexRay communication module | |
JPH01241935A (ja) | 同期フォーマッタ | |
JPS62114058A (ja) | ベクトル処理装置 | |
JPS60500117A (ja) | バス競合の解決のための方法と装置 | |
US7609688B2 (en) | Serialized bus communication and control architecture | |
JP3285629B2 (ja) | 同期処理方法及び同期処理装置 | |
JPS62131365A (ja) | マルチノ−ド・デ−タ処理システム | |
JPS59152750A (ja) | 共同利用情報処理システム | |
JPH0239144B2 (ja) | ||
US5095481A (en) | Technique for active synchronization of the content induced transaction overlap (CITO) communication channel | |
JPH08316973A (ja) | 通信処理手段 | |
JPS59154875A (ja) | 画像信号の不在通信方式 | |
US6137803A (en) | Communication system | |
JPS62122354A (ja) | デ−タ伝送方法及び装置 | |
JPS59165163A (ja) | 情報処理システム | |
JPS59154871A (ja) | フアクシミリ通信方式 | |
JPS59127144A (ja) | バス回路 | |
JPS59126350A (ja) | デ−タ通信の制御方式 | |
SU1049895A2 (ru) | Адаптер канал-канал | |
JP3602042B2 (ja) | 非同期パケットデータ多重化回路 | |
JPS59158655A (ja) | 直列順序送信装置 | |
JPS5911055A (ja) | 半導体通信制御装置 |