JPS60500117A - バス競合の解決のための方法と装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】 バス競合の解決のための方法と装置 本発明はディジタル通信方式、特に多数の送信機が共用バスへのアクセスを競合 しなければならないようなシステムに関する。

発明の背景 半導体技術の発展によって問題解決のためにコンピュータに依存することはます ます多くなって来ている。特にマイクロプロセッサのような小型で安価なコンピ ュータの普及の結果として、多数のコンピュータとコンピュータの端末がコンピ ュータ通信ネットワークによって相互接続できるようにすることが、１す才す重 要になって来ている。この問題を実現するひとつの手法は種々のコンピュータ装 置をデータ送信機およびデータ受信機を経由して単一のバスに接続する方法であ る。この方法によるひとつのシステムは１９７７年１２月１３日のＲ，Ｗ。

メトキャルフの米国特許４，０６３．２２０に示されている。このシステムでは 、ひとつの送信機は一時にはひとつのデータを送信することを許され、送信され るデータの一部によって宛先の受信機のアドレスが規定される。

相互接続されたコンピュータが大量データ転送や信号のような多様な機能を頻々 実行する。第２のコンピュータが大量データの転送を完了するまで比較的短い期 間の信号メツセージに使用される第１のコンピュータに対してバスアクセスを禁 止することは望１しくない。従って、優先方式でバスに対してアクセスできるよ うにする何かの手段が必要である。

周知の優先データ取扱いシステムのあるものにおいては、通信回線に接続された 複数の遠方の通信ステーションの各々が一義的な優先アクセス番号を持っている 。中央制御からの信号もまたそのチャネルに接続されたときに、チャネルアクセ スを望む各々の遠隔ステーションがその優先アクセス番号の送信を開始する。各 々の遠方のステーションはそれが送信するビットとチャネルで伝送されるビット の間に差が検出されなかったときだけその優先アクセス番号の送信を継続する。

各々の遠隔ステーションは一義的な優先アクセス番号を持つから、ひとつのステ ーションだけがその番号の送信を完了することができ、これによってチャネルへ のアクセスができることになる。このようなシステムでは中央制御がアクセスの 調整をしなければならないようになっているために、その設計と実現は不必要に 複雑で高価なものになる。さらに、このようなシステムではそれによって遠方の ステーションが低優先のステーションの送信を中断させるための手段が存在しな い。従って、当業者に認識されている問題は中央制御の調整によることなく優先 方式で共用バスにプリエンブチイブなアクセスを提供する方法である。

発明の概要 本発明に従えば、バスで伝送される各フレームは優先フィールドを含み、各ステ ーションによってバスが監視され、ステーションはそれがより送信の優先順の高 いフレームを持つときだけ特殊キャラクタを送信することによって、バスに対す る優先アクセスを行なうようにし、ハスニアクセスしようとしている二つのステ ーションの間の競合は中央制御による調整を要することなく解決されるような共 用バスに対する競合解決のための方法と装置によって以上の問題は有利に解決さ れる。さらに、バスに対するプリエンブチイブのアクセスはデータの再送を必要 とすることなく優先方式で実現される。すなわち、中断されたフレームは優先し たフレームの送信のあと中断された点から継続される。

本発明に従うシステムはバスを通して複数のユーザ装置の間での通信を行なうの に使用され多数の通信コントローラを必要とする。各通信コントローラは送信機 を持ち、これがユーザ装置の少くともひとつをバスに選択的に結合し、情報をフ レーム形式で送信し、各フレームは優先フィールドを持つようになっている。各 通信コントローラはさらに受信機を持ち、これはバスを監視していて、これがバ ス上を伝送される優先フィールドを記憶するようになっている。第１の通信コン トローラの送信機はさら例第１のユーザ装置からの要求と第１の通信コントロー ラの受信機によって蓄積された優先フィールドに応動して第１の通信コントロー ラの受信機によって記憶された優先フィールドによって示された優先順より高い 優先度を持つフレームを送信するようにバスに対して第１のユーザ装置を結合す る回路を含んでいる。

本発明のよシ完全なる理解は以下の図面を参照した説明を考察することにより得 られるものである。

第１図は本発明に従う通信システムのブロック図：第２図乃至第４図１−１：第 ５図に示すように配置され第１図のシステムに含まれる通信コントローラの詳細 なブロック図： 第６図および第７図は第８図に示すように配置され、第２図乃至第４図の通信コ ントローラで使用される第１のフレームチェックシーケンスシフトレジスタの詳 細な図： 第９図および第１０図は第１１図に示すように配置され、第２図乃至第４図の通 信コントローラで使用される第２のフレームチェックシーケンスシフトレジスタ の詳細な図； 第１２図および第１３図は第２図乃至第４図の通信コントローラに含捷れる回路 て関連する状態図；第１４図は第２図乃至第４図の通信コントローラで使用され る受信機の状態フィールドのエンコーディングを示す表； 第１５図は第１図のシステムで使用されるフレーム形式の図； 第１６図は第１図のシステムのフレームの円滑なプリエンブト動作を示す図； 第１７図および第１８図は第２図乃至第４図の通信コントローラに含まれるレジ スタのビット割当表：第１９図および第２１図は第１図のシステムの動作をさら に図示する例に関連する図である。

全体的説明 第１図は本発明に従う通信システムのブロック図であり、ここでは１６個のユー ザ装置１０−０乃至１０−１５が共用された直列バス１００を経由して相互に通 信するようになっている。１６個のユーザ装置１０−０乃至１０−１５は１６個 の本質的に同様な通信コントローラ３００−０乃至３０００−１５の関連するも のを通してバス１００に結合されている。ユーザ装置１０−０乃至１ｏ−ｉｓは テレターミナル、プリンタ、アラームあるいはコンピュータのような多様な装置 の任意のものを表わしている。第１図の例においては、各通信コントローラはオ ープンコレクタのインバータ、例えば通信コントローラ３０００−０のインバー タ３５００を経由してバス１００に対してデータを送信する。バス１ｏｏはプル アンプ抵抗Ｒを通して正の電圧＋Ｖに接続されている。

通信コントローラ３０００−０乃至３０００−１５のいずれかのインバータ３５ ００の入力端子に高電圧の信号が送られると、他の通信コントローラのインバー タ３５００の入力端子に送られる信号に関係すく、バス１００には低電圧の信号 が与えられる。各通信コントローラは通信コントローラ３０００−０のインバー タ３６００のようなインバータを経由してバス１００からデータを受信する。バ ス１００には負論理の信号が与えられる。すなわち論理１１１　／／は低電圧信 号で表わされ、論理９０“は高電圧信号で表わされる。しかし、通信コントロー ラの内部では正論理が適用される。すなわち、論理９１　〃は高電圧信号で表わ され、論理ＳＳ　□　“は低電圧信号で表わされる。従って、バス１００の特性 は論理ＶＸ１　／／の信号が通信コントローラ３０００−０乃至３ｏｏＯ−１５ のいずれかのインバータ３５００の入力端子に対して送信されたときに、他の通 信コントローラのインバータ３５００の入力端子に対して送信されている信号と は無関係に論理へ１　〃の信号がバス１００に伝送されるようになっている。空 きの期間では、通信コントローラがいずれもアクティブに通信を行なっておらず 、バス１００は論理ｌゝ０〃の値に留まることになる。クロック発生器５４は通 信コントローラ３０００−０乃至３０００−１５の動作を同期するためにクロッ ク線５３を経由してクロック信号を与える。

第１５図に示した予め定められたフレーム形式に従って、データは可変長のフレ ームを形成してバス１００に伝送される。フレームの開始は８ビツトのプリエン ブトキャラクタ１１１１１１１０があり、これに８ビツトのフレームキャラクタ ０１１１１１１０が付く。フラグキャラクタのあとには８ビツトのアドレスフィ ールドがある。この実施例においては、アドレスフィールドはこのフレームの情 報源ユーザ装置を規定する４ビツトの情報源サブフィールドと、そのフレームの 宛先ユーザ装置を規定する４ビツトの宛先サブフィールドとを含んでいる。

サブフィールドはそれが与えられたユーザ装置の宛先の第２の部分の２進信号を 含むときに与えられたユーザ装置を規定する。例えば、第１５図のフレームの情 報源は信号源サブフィールド０００１によって規定されるようにユーザ装置１０ −１であり、フレームの宛先は宛先サブフィールド１１００で規定されるように ユーザ装置１０−１２である。アドレスフィールドの後には可変のデータフィー ルドがちシ、これは通信されるべきデータを含んでいる。この実施例においては 、データフィールドは少くとも８ビツトを含み、これは予め定められた制御フィ ールドと情報フィールドを含んでもよいが、その詳細はここでは関係ない。デー タフィールドのあとには誤り検査に用いられる１６ビツトのフレーム検査シーケ ンス（Ｆｅ２）のフィールドがある。フレームの終りには０１１１１１１０のフ ラグキャラクタがある。データフィールドは可変長であるから、アドレスフィー ルドの位置は各フレームのフラグに関して定められ、ＦＣＳフィールドの位置は 終了フラグに関して定められる。データの透過性を実現する周知の方法に従えば 、開始フラグと終了フラグの間で５個の連続した“１　“が生ずるたびにダミー の１０　〃が挿入されて、その間に０１１１１１１０のキャラクタが生じないこ とを保証する。従って受信されたフレームからはＯ削除を行ない、５個の連続し たゝ１１　“に続くＮＯ〃は削除しなければならない。

本例の周知の誤り検査方法に従えば、ＦＣＳフィールドに挿入される１６ビツト のシーケンスは（ａ）Ｘ　（Ｘ　ｓ十Ｘ１４＋Ｘ１３＋・、Ｘ２＋Ｘ＋１　）を 生成多項式ｘ１６＋Ｘ　１２　＋　Ｘ　’　＋１で除した（モジュロ２）剰余（ ここでｋは開始フラグの最終ビットとＦｅ２の第１ビツトを含まないその間の挿 入されたダミービットを除いたフレーム中のビットの数である）と（ｂｌ開始フ ラグの最終ビットとＦｅ２の最初のビットを含まないその間のフレームの内容で 挿入されたダミービットを含まないものをＸ１６で乗じて、生成多項式Ｘ”＋Ｘ １２＋Ｘ’　＋１で除した（モジュロ２）ものの和の１の補数である。

各々の通信コントローラ３０００−０乃至３０００−１５はフォーマツダインタ フェース３０１０を含み、これは関連するユーザ装置からデータを受信・蓄積し 、またフォーマツダインタフェース３０１０からプロセッサインタフェース３２ ００を通して送信機３３００に対して８ビツトバイトのデータの転送を制御する プロセッサ３００１を含んでいる。送信機３３００は予め定められた第１５図の フレームフォーマットで誘導されたＦＣＳフィールドと共にデータを挿入し、結 果として得られたフレームをインバータ３５００を経由してバス１００に送出す る。各々の通信コントローラ３０００−０乃至３０００−１５はまた受信機３４ ００を含み、これはインバータ３６００を経由してバス１００からフレームを受 信する。各々の受信機は二つの機能を実行する。第１に、これはバス１００を連 続的に監視してバス１００が三つの状態、空き、未知あるいは既知のいずれにあ るかを判定する。バス１００は初期にはそれに対して７ビントの論理１１　“の プリエンブトキャラクタが伝送されるまで、空き状態にあると定義される。バス １００はそのあとフレーム開始フラグのあと少くとも２４のフラグ以外　のビッ ト（ダミーのゝＶ□　／／ビットを除く）が伝送されるまで未知であると定義さ れ、そのあとで、既知の状態になり、通信コントローラ３０００−０乃至３００ ０−１５の各々の受信機３４００Ｉ′ｉ、伝送されるフレームのアドレスフィー ルドを記憶することになる。フレーム終了フラグが伝送されたあとて、バス１０ ０は再び空き状態になり、連続した論理９ｏ“が伝送される。

例えば通信コントローラ３００ｎ−０のような与えられた通信コントローラの受 信機３４００の第２の機能はフレーム宛先サブフィールドが通信コントローラ３ ０００−０に関連したユーザ装置１０−０のような与えられた通信コントローラ に関するユーザ装置を規定したときにだけ実行される。その場合には、受信機３ ４０ｏは受信フレームのデータフィールドを抽出し、このようなデータを８ビツ トのハイドの形でプロセッサインタフェース３２００を経由してフォーマツダイ ンタフェース３０１０に転送し、これが次にデータをユーザ装置１〇−〇に送信 する。受信機３４０ｏばまたプロセッサインタフェース３２００を経由してプロ セッサ３００１に対して受信されたＦＣＳフィールドが正しいかどうかの表示を 送信する。

通信コントローラ３０００−０乃至３０００−１５は全体のフレームの再送をプ リエンブトされたデバイスに対して要求することなくバス１００に接続された他 のユーザ装置からの伝送を与えられたユーザ装置が円滑にプリエンブトできるよ うにする。例２（第１６図）としてここに示した例ておいて、ユーザ装置７０− １がバス１００を経由してユーザ装置１０−１２に対して長いフレームを送信し ていたと仮定しよう。（第１６図には三つのデータの流れを図示している。通信 コントローラ３０００−１の送信機３３００によって送信されたデータの流れ、 通信コントローラ３０００−３の送信機３３０ｏによって送信されたデータの流 れ、それにバス１００によって伝送されるデータの流れである。）プリエンブト キャラクタの後、通信コントローラ３０００−１からのフレームの開始フラグ、 アドレスフィールドおよび少くとも１６個のフラグ以外のビット（ダミーのＷ　 Ｏ／／ビットを除く）が伝送されると、通信コントローラ３０００−３はユーザ 装置１ｏ−３からのデータの受信を開始し、このデータがユーザ装置１０−１３ に対して伝送されることになる。通信コントローラ３０００−３においてはプロ セッサ３００１はプロセッサインタフェース３２００を経由して送信機３３００ に対してデータを送信したいという要求を知らせる。送信機３３００は受信機３ ４００内のレポートバス３３ｏ３、レジスタ３４７０および３４７１　（第４図 ）を通してこれを読み取り、バス１０ｏの状態が現在既知の状態であり、バスは 現在通信コントローラ３０００−１によって占有されていることを判定する。与 えられた通信コントローラがフレームアドレスフィールドを送信してしまうと、 それはそれがプリエンブトされるがあるいはフレームが完了するまでバス１００ を占有することになる。この実施例に従えば、１６個の区別できる優先レベルが 存在し、それが各ユーザ装置１ｎ−ｏ乃至１ｎ−ｉｓの各々に割当てられており 、ユーザ装置の名前がそのユーザ装置の優先レベルを示すようになっている。ユ ーザ装置１ｏ−１５は最高位の優先順位を有し、ユーザ装置１０−１４は次に高 い優先順位を有し、以下固嵌になっている。従って、通信コントローラ３０００ −３の送信機は通信コントローラ３ＱＱＱ−３が現在のバスの占有者である通信 コントローラ３０００−１より高い優先順を持つことを判定する。各送信機３３ ００はレポートバス３３ｏ３を経由して受信機３４００内の導体３４５１　（第 ４図）を監視することによりバス１００上を伝送されるビットを監視し、バス１ ００上を伝送される連続した論理１１　“のビットの数Ｎ、を定義する内部ステ ータス変数を維持する。通信コントローラ３０００−３の送信機３３０００′ｉ このステータス変数を使用してプリエンブトキャラクタ１１１１１１１０の送信 を完成する。例２に従えば、（第１６図のプリエンブトフレーム）、Ｎ５を規定 する状態変数は三つの連続した論理ゝ１　“のビットがバス１００を伝送された ことを示している。従って、プリエンブトキャラクタ１１１１１１１０の伝送の ためには、通信コントローラ３０００−３の送信機３３００は４個の連続した論 理９１　“のらとに論理ＮＯ“のビットを送信する。各々の通信コントローラは 排他的ＯＲゲート３７００を含み、その第１の入力端子はインバータ３５００に 接続されておシ、その第２の入力端子はインバータ３６００の出力端子に接続さ れている。バス１００上を伝送される論理値が送信機３３００によってインバー タ３５００に対して送信される論理値と異るときには、排他的ＯＲゲート３７０ ０は送信機３３００に対して論理“１“の信号を送る。例２（第１６図）に従え ば、通信コントローラ３０００−３の送信機３３００がプリエンブトキャラクタ １１１１１１１０の論理ゝ１　“信号のゝゝ１　“を送信し、論理ゝ１　〃の信 号がバス１００に伝送された時間と同一の時間に論理ゝゝ　１　“信号を送信し たときに通信コントローラ３０００−１の排他的ＯＲゲート３γ００はビットの 差を検出し、ここで差信号と呼ばれる論理１１″の信号を送信する。これに応動 して通信コントローラ３０００−１の送信機３３００はその送信を中断し、さら にこれは集合的に送信機３３００の現在のステータスを規定するステータス変数 の第１の集合の値を記憶する。例２（第１６図）に従えば、通信コントローラ３ ０００−３の送信機３３０ｏはプリエンブトキャラクタの送信を完了した後で、 次に開始フラグ、アドレス、データおよびＦＣＳフィールドとプリエンブトした フレームの終了フラグを送信する。

通信コントローラ３０００−０乃至３０００−１５の各々の受信機３４００はプ リエンブトキャラクタの検出と、プリエンブトしたフレームの開始フラグに応動 して、その受信機３４００の現在のステータスを集合的に規定するステータス変 数の第２の集合の値を保存し、次にプリエンブトしたフレームの残りを受信する 。通信コントローラ３０００−１３だけでは受信機３４００はデータを８ピント バイトの形式でプロセッサインタフェース３２００ヲ通してフォーマツダインタ フェース３０１０に与え、そのデータは次にユーザ装置１０−１３に与えられ、 これはプリエンブトしたフレームの宛先である。

通信コントローラ３０００−０乃至３０００−１５の各々の受信機３４００１′ ｔプリエンブトしたフレームの終了フラグを検出すると、その受信機３４００を プリエンブトしたフレームの開始フラグが検出されたときのステータスに戻すた めにステータス変数の第２の集合の保存された値を使用する。各受信機３４００ の中のレジスタ３４７０および３４７１　（第４図）はバス１００の状態を再び 既知の状態に再び定義するために回復され、バス１００の占有者は通信コントロ ーラ３０００１となる。

通信コントローラ３０００−１においては送信機３３００は受信機３４００のレ ジスタ３４７０と３ｔ７１（第４図）をレポートバス３３０３を通して読み、通 信コントローラ３０００−１が再びバスを占有していることを判定、シ、次にそ の送信機３３００をそれが割込１れたときのステータスに戻すためにステータス 変数の第１の集合の保存された値を使用する。通信コントローラ３０００−１の 送信機３３００はＮ５を規定するステータス変数の保存された値を使用してＮ、 ＝１の連続した“１　“のビットを送信し、このあとで論理ＮＯ“のビット（第 １６図のプリエンブトされたフレーム）を送信し、プリエンブトしたフレームの プリエンブトキャラクタがバス１００に伝送されたときに送信されたビットを置 換する。与えられた送信機３３ｏＯはそれが論理Ｓ　Ｏ／／を送信し、論理９１ 〃がバス１０ｏに運ばれたときだけ割゛込まれるから、論理“０“の前に与えら れた送信機３３００によって送信された連続した論理Ｖ１１〃の数はバス１００ に伝送される連続した論理９１′′の数より小である。例２（第１６図）に従え ば、通信コントローラ３０００−１の送信機３３０ｏは中断なしにプリエンブト されたフレームの残りを送信する。通信コントローラ３０００−０乃至３０００ −１５の各々の受信機３４００はプリエンブトされたフレームの残りを受信する 。通信コントローラ３０００−１２においては、受信機３４００はプロセッサイ ンタフェースを経由してフォーマツダインタフェース３０１０に対する８ビツト バイトのデータの転送を再開し、次にデータはプリエンブトされたフレームの宛 先であるユーザ装置１０−１２に対して送信される。通信コントローラの受信機 ３４００またプロセッサインタフェース３２００を経由してプロセッサ３０００ １に対してプリエンブトされたフレームのＦＣＳフィールドが正しいかどうかの 表示を送信する。

ＦＣＳフィールドはプリエンブトされたフレーム全体にもとすく。第１６図は単 一ブリエンプションについてしか図示していないが、多重ブリエンプション、す なわち、プリエンブトしたフレーム内部で他の通信コントローラによってプリエ ンブトすることも可能である。しかし、この実施例においては、与えられたユー ザ装置はそれ自身をプリエンブトすることはできないようになっている。

各通信コントローラ３０００−０乃至３０００−１５は１だアポートキャラクタ １１１１１１１１を送信することによってバス１００上のフレームの送信を終了 することができる。しかし、その場合には、状態変数は保存されず、中断された フレームは全体として再送しなければ第５図に従って配列される第２図乃至第４ 図に詳細に示すように、通信コントローラ３０００−０はユーザ装置１ｏ−ｏに 接続されたフォーマットインタフェース３０１０、例えばモトローラ６３０９の ようなプロセッサ３００１、それに関連したクロック３００２、プロセッサイン タフェース３２０口、インバータ３５００を通してバス１００に接続された送信 機３３００およびインバータ３６００を通してバス１００に接続された受信機３ ４００を含んでいる。以下の機能的説明においては本質的に同一である１６個の 通信コントローラ３０００−０乃至３０００−１５の任意のものを代表するもの として通信コントローラ３０００−０を参照する。

プロセッサ３００１はプロセッサインタフェース３２００のコマンドレジスタ３ ２２０に予め定められた種々のビットを記入することによって送信機３３００と 受信機３４００の動作を制御する。レジスタ３２２０のビット割当は第１７図に 図示されている。プロセッサ３００１はレポートレジスタ３２３０の予め定めら れたビットを読むことによって送信機３３００内のある種の事象の発生もしくは ステータスを知る。レジスタ３２３０のビット割当は第１８図に図示されている 。プロセッサ３００１とフォーマツダインタフェース３０１０はプロセッサ３０ ０１の制御下に、送信データレジスタ３２４０に８ビツトバイトの情報を書くこ とによって、バス１００で送信されるべきデータを送信機３３００に与える。さ らにバス１００を通して受信機３４００によって受信されたデータは受信データ レジスタ３２５０を経由して８ビツトのバイトの形式でプロセッサ３００１すな わちフォーマツダイン外フェース３０１０に伝送される。これらのバイトは宛先 のユーザ装置に関連した通信コントローラのフォーマツタインタフェース３０１ ０にだけ与えられることを想起されたい。

送信機３３００の内部の動作は送信制御回路３３０１によって制御される。回路 ３３０１はコントローラ（図示せず）を含み、これはプログラマブル論理アレイ もしくはプロセッサを用いて有利に実現きれる。送信制御回路３３０１の状態図 は第１２図に示される。送信制御回路３３０１は制御バス３３０２ｅ経由して８ ビツト送信シフトレジスタ３３０５と１６ビツトＦＣＳレジスタ３３０６の付勢 とシフトを制御する。クロック線５３上にクロック発生器５４によって送信され たクロック信号はＡＮＤゲート３３１０の第１の入力端子で受信され、送信制御 回路３３０１が制御バス３３０２を経由してＡＮＤゲート３３１０の第２の入力 端子に対して論理ゝ１１〃を送信したときに、送信機３３００内で要求によって 分配される。マルチプレクサ３３０７はまた制御バス３３０２を経由して送信制 御回路３３０１によって制御されるが、送信シフトレジスタ３３０５．Ｓるいは ＦＣＳシフトレジスタ３３０６あるいは予め定められた論理ゝ１“あるいは論理 “０“を選択してバス１００によって送信する。例えば、送信制御回路３３０１ はマルチプレクサ３３０７が第１に論理（１０／／のピントを選択し、次に６ビ ツトの連続した論理へ１　〃のビットを選択し、最後に論理−ｘＯ“のビットを 選択してバス１００に送信するように、マルチプレクサ３３０７に対して信号を 送ることによってフラグキャラクタ０１１１１１０の伝送を実行する。アドレス フィールドとデータフィールドを形成する情報は送信データレジスタ３３４０か ら並列に送信シフトレジスタ３３０５に対して８ビツトのバイトを伝送し、次に 導体３３５１およびマルチプレクサ３３０７全通してバス１００に対して直列に シフトすることによって伝送される。送信シフトレジスタ３３０５から導体３３ ５１に送信されるビットはまたＦＣＳシフトレジスタ３３０６に入り、これは直 列に動作して上述した１６ビツトのＦＣＳフィールドを発生する。ＦＣＳシフト レジスタ３３０６の動作は任意の与えられた時点において、これがそのときまで に送信シフトレジスタ３３０５によって送信されたフレームのすべてのビットか ら誘導されたＦＣＳフィールドを含むようになっている。ＦＣＳシフトレジスタ ３３０６については後に詳述する。送信制御回路３３０１がデータフィールドの 最後のバイトがバス１００に対して送信されたと判定したときに、これはＦＣＳ シフトレジスタ３３０６によって導体３３５２とマルチプレクサ３３０７を通し てのＦＣＳフィールドの送信を実行する。送信制御回路３３０１はレポートバス ３３０３を経由してマルチプレクサ３３０７によって送信されたビットを監視し て、伝送された連続的な論理（Ｓ　１　／／の数である内部ステータス変数Ｎ２ を維持する。５個の連続した論理”］　“が伝送されたときて１回路３３０１は マルチプレクサ３３０７を通してダミーの論理１１０　／／のビットの伝送を実 行する。マルチプレクサ３３０７は送信シフトレジスタ３３０５あるいはＦＣＳ シフトレジスタ３３０６によって伝送されるビット以外にプリエンブト、アポー トおよびフラグのキャラクタを送信するから、これらのキャラクタにはダミーの 論理ゝＯ“のビットは挿入されない。送信シフトレジスタ１３０５とＦＣＳシフ トレジスタ１３０６のシフト動作はマルチプレクサ１３０７がダミーの論理９０ “のビットを送信したときに１ビツトの時間だけ消勢される。送信制御回路３３ ０１は任意の与えられた時点でそれまでにシフトされて出力された送信シフトレ ジスタ３３０５に与えられたバイトの数Ｎ、を規定する第２の内部状態変数を維 持する。上述したように、送信制御回路３３０１はバス１０口を通して伝送され た連続的論理ゝ１“の数Ｎ５を規定する第３の内部状態変数を維持する。送信制 御回路３３０１はまた回路３３０１の前述した第１２図の状態を規定する第４の 内部ステータス変数Ｘを維持する。排他的ＯＲゲート３７００がレポートバス３ ３０３を経由して送信制御回路３３０１に対して論理“１　“信号を送信し、イ ンバータ３５００に対して送信されたビットとバス１００で伝送されたビットの 差を表示したときに、送信制御回路３３０１はプリエンブト動作が生じたと判定 する。送信制御回路３３０１は状態レジスタ３３０４中に４個の上述したステー タス変数の値を記憶する。送信制御回路３３０１は次に制御バス３３０２を通し てＡＮＤゲート３３１０に対して論理“０〃信号を送信し、これによってクロッ ク発生器５４からのクロック信号の送信機３３００中の分配を消勢する。送信デ ータレジスタ３２４０、状態レジスタ３３０４、送信シフトレジスタ３３０５お よびＦＣＳシフトレジスタ３３０６の内容は集合的にここではステータス変数の 第１の集合と呼ばれるが、これらはこれらのレジスタに保存される。送信制御回 路３３０１によってプレエンブトされたフレームの送信を再開して良いことが判 定されると、これはステータス変数の保存された値を使用して、ブリエンプショ ンの時点で第１２図の状態と同一の状態に戻す。（唯一の例外は後述する。）送 信制御回路３３０１はバス１００で伝送された連続的論理１１１　／／の数Ｎ５ を規定する保存された値を使用してＮ５−１の連続的論理ゝゝ１　“のビットの あとに論理ゝ０〃のビットをバス１００に送信し、プリエンブトフレームキャラ クタ１．１１１１１１０がバス１００に伝送されたときに伝送されたビットに置 換する。送信制御回路はプリエンブト動作の時点でマルチプレクサ３３０γによ って送信された連続的論理（１１／／ビットの数Ｎ２の保存された値を使用して 、プリエンブトされたフレームに関するダミー（Ｓ　Ｏ／／挿入機能を再開する 。送信制御回路３３０１は送信シフトレジスタ３３ｏ５によってシフトされて出 力された与えられたバイトのビットの数を規定する状態変数Ｎ、の保存された値 を使用して、与えられたバイトの残金の適切な伝送を実行する。

受信機３４００の内部の動作は受信制御回路によって制御される。回路３４０１ はコントローラ（図示せず）を含み、これはプログラマブル論理アレイあるいは プロセッサによって実現するのが有利である。受信制御回路３４０１の状態図は 第１３図に示されている。受信制御回路３４０１は８ピント制御シフトレジスタ ３４０６．１６ピツトＦＣＳシフトレジスタ３４０８．１６ビツトＦＣ８保持レ ジスタ３４０９および８ビツト受信シフトレジスタ３４１０の付勢とシフトを制 御バス３４ｏ２を経由して制御する。キャラクタ検出器３４ｏ７は制御シフトレ ジスタ３４０６内のフラグキャラクタ０１１１１１１０、アポートキャラクタ１ １１　］、　１１　ｉｌおよびプリエンブトキャラクタ１１１１　］、　１　］ 　０を検出し、レポートバス３４０３を経由してこのような検出を受信制御回路 ３４ｏ１に知らせる。これに応動して受信制御回路３４０１は次の８ビツトをバ ス１００がら制御シフトレジスタ３４０６にシフトする。しかし、フラグ、アポ ートあるいはプリエンブトを形成するビットはレジスタ３４０８．３４０９およ び３４１ｏにはシフトされない。キャラクタ検出器３４ｏ１はまた７個の連続し た９１　“が受信されたときに受信制御回路３４５１にこれを知らせ、回路３４ ０１はこれに応動して制御／＜ス３４０２を経由して２ビツトのバス状態レジス タ３４７１にフィールドＢＳ＝１１を書き込み、これによって現在のバス１００ の状態を未知であると定める。／＜ス１００の状態が未知であるときには、ブリ エンプションは許容されない。受信制御回路３４０１はレポート１＜ス３４０３ を経由して制御シフトレジスタ３４０６によって送信されるビットの流れを監視 し、制御シフトレジスタ３４０６によって送出された連続した論理９１　“のビ ットの数を定める内部ステータス変数Ｎ、を維持する。

Ｎ、の値を定める変数によって、５個の連続した“１“が制御シフトレジスタ３ ４０６により送出されたこと力；わかると、受信制御回路３４０１はレジスタ３ ４０８．３４０９および３４１０の動作を実行して、５個の連続した論理“１“ に続くダミーの“０〃のビットがこれらのレジスタ３４０８．３４０９および３ ４１０に入らないようにする。制御シフトレジスタ３４０６によって送信された ビットはまず導体３４５２を経由してＦＣ３保持レジスタ３４０９にシフトされ 、次に導体３４５３を経由して受信シフトレジスタ３４１０にシフトされる。

データの８ビツトのバイトは次に受信シフトレジスタ３４１０から並列に経路３ ２５１を経由して受信データレジスタ３２５０に運ばれ、ここでこれはプロセン サ３００１によっであるいはプロセッサ３００１の制御によってフォーマツダイ ンタフェース３０１０によって読み取られる。受信制御回路３４０１は１バイト が受信データレジスタ３２５０から最後に伝送されてから受信シフトレジスタ３ ４１０によって受信されたビットの数を規定する他の内部ステータス変数Ｎ３を 維持する。フラグ以外の２４ビツトが開始フラグの検出のあと制御シフトレジス タ３４０６によって送信されたときに、受信制御回路３４０１はビットカウント にもとすいて、フレームアドレスレジスタ３４１０にフレームアドレスフィール ドが存在することを判定し、アドレスフィールドを８ビツトのバス占有レジスタ ３４ＴＯに記憶するように制御する。受信制御回路３４０１がレポートバス３４ ０３を経由してユーザ装置１０−０をフレーム宛先として規定するバス占有レジ スタ３４７０の宛先サブフィールドを読み取ったとき、受信制御回路３４０１は レポートレジスタ３２３０　（第１８図）にデータ宛先（ＤＤ）ビットの論理“ １　〃を書く。受信制御回路３４０１は経路３２１１を通して４ビツトのＩＤレ ジスタ３２１０を読むことによって、どのユーザ装置が通信コントローラ３００ ０−０に関連しているかを判定する。通信コントローラ３０００−０のＩＤレジ スタ３２１０はユーザ装［１０−０を規定するフィールド００００を含んでいる 。

他の過言コントローラのＩＤレジスタ３２１０の各々はその通信コントローラに 関連するユーザ装置の宛先の第２の部分を２進表示したものを含んでいる。通信 コントローラ３０００−０における回路３４０１はまた制御バス３４０２を経由 してフィールドＢＳ＝１０をバス状態レジスタ３４７１に書き、これによって現 在のバス１００の状態を既知であると定める。バス１００の状態が既知であると きには、もし与えられた通信コントローラが現在のバス占有者より高い優先度を 持つときにプリエンブト動作が許される。レポートバス３３０３を通してバス占 有レジスタ３４７０とバス状態レジスタ３４７１を読むことによって、送信機３ ３００はプリエンブト動作が許されているかどうかを判定する。制御シフトレジ スタ３４０６によって送信されたビットはまたＦＣＳシフトレジスタ３４０８に 入り、これは順次にそこから上述した１６ビツトのＦＣＳフィールドを発生する 。ＦＣＳシフトレジスタ３４０８については後に詳述する。キャラクタ検出器３ ４０７がフレームの終了フラグを検出したときに、そのフレームのＦＣＳフィー ルドはすでにＦＣＳシフトレジスタ３４０８とＦＣ３保持レジスタ３４０９にシ フトされている。ＦＣ８保持レジスタ３４０９は受信機３４００に含１れていて 、フレームのＦＣＳフィールドが受信データレジスタ３２５０に転送されないよ うにする。ＦＣＳシフトレジスタ３４０８によって発生されたＦＣＳフィールド は定数フィールドと比較され、受信されたフレームが誤りを含むかどうかが判定 されて１、結果はレポートバス３４０３を通して受信制御回路３４０１に与えら れる。受信制御回路３４０１は３ビツトの受信状態フィールド（Ｒ８Ｆ　）をレ ポートレジスタ３２３Ｇ　（第１８図）に書くことによって、プロセッサ３００ １に対して受信機３４００に関するこのような情報を知らせる。

キャラクタ検出器３４０７が制御シフトレジスタ３４０６におけるプリエンブト キャラクタ１１ｉ１１１１０の存在をまず検出し、次にフラグキャラクタ０１１ １１１１０の存在を検出したときに、これはレポートバス３４０３を経由してこ のような検出の各々を受信制御回路３４０１に知らせる。これに応動して、受信 制御回路３４０１はＮ３とＮ４を規定する内部状態変数の現在の値を状態レジス タ３４０４に送信する。受信制御回路３４０１は次に占有レジスタ３４０４、バ ス状態レジスタ３４７１、状態レジスタ３４０４、受信シフトレジスタ３４１０ 、ＦＣ３保持レジスタ３４０９およびＦＣＳシフトレジスタ３４０８の内容をス タックメモリー３４２０に保存するために伝送する。これらの内容は全体として ここではステータス変数の第２の集合と呼ばれる。スタックメモリー３４２０は 、例えばフェアチャイルド４７０６Ｂである。スタックメモリー３４２０の各位 置は４ビツトの幅を持っているから、ステータス変数の第２の集合を形成するビ ットはスタック制御回路３４２２の制御下にマルチプレクサ／デマルチプレクサ ３４２１を経由して予め定められた記憶３４２０の位置に格納される。プリエン ブトしたフレームが受信されると、フレームアドレスフィールドはバス占有レジ スタ３４７０に記憶されて、バス１００の状態が既知であることを示すフィール ドＢＳ＝１０が再びバス状態レジスタに記憶される。通信コントローラ３０００ −０においては受信制御回路３４０１がバス占有レジスタ３４７０の宛先サブフ ィールドを読んで、論理ゝ１　“のＤＤビットをレポートレジスタ３２３０に書 いたときにだけ、送信データレジスタ３２４０からのデータがユーザ装置１０− ０に伝送されることを想起されたい。

キャラクタ検出器３４０７がプリエンブトしたフレームの終了フラグを検出した とき、スタックメモリー３４２０に保存されていたステータス変数の第２の集合 の値がマルチプレクサ／デマルチプレクサ３４２１を通して、レジスタ３４７０ ．３４７１．３４０４．３４１０．３４０９および３４０８の予め定められたビ ット位置に送られる。受信制御回路３４０１は経路３４３１を通して状態レジス タ３４０４の内容を読み、その内部ステータス変数をそれが円滑にプリエンブト された点における値に戻す。キャラクタ検出器３４０７がプリエンブトされたフ レームの終了フラグを検出した後で、バス１００から受信された次の８ビツトは 制御シフトレジスタ３４０６にシフトされる。受信制御回路３４０１は制御シフ トレジスタ３４０６によって送出された連続的論理９１　〃のビットの数Ｎ４を 定める内部ステータス変数の値を使用して、プリエンブトされたフレームに関す るＯ削除機能をそれが円滑ブリエンプションによって中断された時点から正確に 再開する。、受信データレジスタ３２５０に対して転送すべき完全な８ビツトの バイトが何時利用できるようになるかを判定するために、受信制御回路３４０１ に受信シフトレジスタ３４１０に対してシフトされたビットの数Ｎ３を定める内 部ステータス変数の値を利用する。プリエンブトされたフレームの残りの部分の 受信も、このあと上述した方法で継続する。

送信機３３００と受信機３４００はレポートバス３３０３によって相互に接続さ れている。送信機３３００の送信制御回路３３０１は受信機３４００内のレポー トバス３３０３を経由して監視することによって、バス１００で伝送された連続 的論理（Ｓ　１　“のビットの数Ｎ、を定義するその内部ステータス変数を維持 する。送信機３３００がブリエンプションによって中断されたときに、送信制御 回路３３０１は受信機３４００のバス占有レジスタ３４７０とバス状態レジスタ ３４７１の内容をレポートバス３３０３を通して監視することによって、何時伝 送を再開すべきかを判定する。バス状態レジスタ３４７１がフィールドＢＳ＝１ ０を含み、バス１００の状態が既知の状態であることを示し、バス占有レジスタ に含まれた信号源サブフィールドが再びＩＤレジスタ３２１０に記憶された４ビ ツトのフィールドに等しくなれば、送信制御回路３３０１はプリエンブトされた フレームの送信を再開すべきことを判定する。送信制御回路３３０１はまたバス 占有レジスタ３４７０の信号源サブフィールドとＩＤレジスタ３２１０に記憶さ れたフィールドを比較し、いつ与えられたブリエンプションが許容されるかを判 定する。ＩＤレジスタ３２１０のフィールドがバス占有レジスタ３４７０の信号 源サブフィールドによって規定されるユーザ装置より高い優先順を持つユーザ装 置を規定しているときに、プリエンプションが許される。

詳細な説明 通信コントローラ３０００−０乃至３０００−１５の動作について、以下二つの 例によって詳細に説明する。

例−１（第１５図）においては、バス１００を通して単一のフレームがユーザ装 置１０−１からユーザ装置１０−１２に送られる。例−２（第１６図）において は、ユーザ装置１０−３はユーザ装置１０−１からの伝送を円滑にプリエンブト して、ユーザ装置１０−１３に対して、プリエンブトされたフレームを送出する 。プリエンブトされたフレームが伝送されたあとで、ユーザ装置１〇−１２に対 するプリエンブトされたフレームの伝送が再開される。以下の説明はｆｌｌ−１ と例−２の両方についてバス１００に対する情報の送信についてまず説明し、次 に両方の別についてバス１００からの清報の受信を説明する。

バス１００への情報の送信 各通信コントローラ３０００−０乃至３０００−１５の各々の内部で、プロセッ サ３００１は８導体の両方向性データバス３００１−ＤＢによってフォーマツダ インタフェース３０１０とプロセッサインタフェース３２００のコマンドレジス タ３２２０、レポートレジスタ３２３０、送信データレジスタ３２４０および受 信データレジスタ３２５０に接続される。プロセッサ３００１はデコーダ３２０ １に対して導体３００１−Ｒ７上の論理“１　“信号と経路３００１−Ｒ８ＥＬ 上の与えられたレジスタを指示するレジスタ選択信号を送信することによってレ ジスタ３２２０．３２３０．３２４０および３２５０の与えられたひとつの内容 の読み出しを制御する。デコーダ３２０１は次に与えられたレジスタに行く４本 の経路３２０２．３２０３．３２０４および３２０５の適切な１本に信号を与え る。

これに応動して、与えられたレジスタの内容はプロセッサ３００１６るいはフォ ーマツタインタフェース３０１０でデータバス３００１−ＤＢで読み取るために 利用できるようになる。プロセッサ３００１はまたレジスタ３２２０．３２３０ ．３２４０および３２５０の書き込みを制御する。プロセッサ３００１がデコー ダ３２０１に対して導体３００１−ＲＷを通して論理“０〃信号を、経路３０Ｑ １−Ｒ３ＥＬを通して与えられたレジスタを規定するレジスタ選択信号を送シ、 デコ−ダ３２０１は与えられたレジスタへの経路３２０２．３２０３．３２０４ および３２０５の内の適切なものに対して信号を送出する。プロセッサ３００１ あるいはフォーマツダインタフェース３０１０によってデータバス３００１−Ｄ Ｂ上に送出されたバイトあるいはその一部は次に与えられたレジスタに記憶され る。各プロセッサインタフェース３２００Ｈまた４ビツトのＩＤレジスタ３２１ ０を含み、これは不実施例においては、プロセッサインタフェース３２００に関 連したユーザ装置を規定する予め定められた４ビツトのフィールドを含んでいる 。

プロセッサインタフェース３２００はプロセッサ３００１がデータバス３００１ −ＤＢを通して変化した優先順を反映してＩＤレジスタ３２１０に異る４ビツト のフィールドを書き込むことができるように改造できることを理解されるであろ う。

各通信コントローラ３０００−０乃至３０００−１５において、コマンドレジス タ３２２０　（第１７図）に送信機リセット（ＴＲＥＳ）ビットの論理Ｎ１“を 書いたときに、送信機３３００は初期化される。送信機３３００に含まれた送信 制御回路３３０１は経路３２２１を経由してＴＨＥＳビットを検出し、これに応 動して、リセット状態３０１（第１２図）に入る。論理“０“の’ｌ’ＲＥｓビ ットはプロセッサ３００１によって次にコマンドレジスタ３２２０に書き込まれ る。（プロセッサ３００１から送信制御回路３３０１に来るすべてのコマンドは 、プロセッサ３００１によってコマンドレジスタ３２２０に論理ゝゝ１〃のビッ トを書き、その論理ゝゝ１〃のビットが送信制御回路３３０１によって検出され る時間の後、そのコマンドレジスタ３２２０のビット位置には論理“０〃のビッ トが書き込まれる。リセット状態３０１では送信制御回路３３０１は経路３２２ １を経由してコマンドレジスタ３２２０（第１７図）内の送信付勢（ＴＥＮ）ビ ットを監視する。プロセッサ３００１がコマンドレジスタ３２２０中の論理“１ 　“のＴＥＮビットを書き込んだときに、このＴＥＮビットは回路３３０１によ って検出され、回路３３０１は空き状態３０２（第１２図）に入る。空き状態３ ０２においては回路３３０１は制御バス３２０２全通してＡＮＤゲート３３１０ に対して論理（Ｓ　１　”の信号を送信することによって、クロック発生器５４ からのクロック信号を送信機３３００の内部に分配するように付勢する。回路３ ３０１はまた制御バス３３ｏ２を経由してマルチプレ’７す３３０７に対して信 号を送出し、マルチプレクサ３３０７が導体３３５３、Ｄ型同期フリップフロッ プ３３０８およびインバータ３５００を通してバス１００に対して論理ゝ＼０〃 のビットを繰返して送出するようにする。同期フリップフロップ３３０８は各々 の１ビツトの時間の間ではバス１００に送信される信号が変化しないことを保障 する。フリップフロップ３３ｏ８の出方端子はインバータ３５０ｏに接続されて いるが、ＡＮＤゲート３３１０を通してクロック発生器５４から送られたクロッ ク信号の前縁でビットを記憶する。空き状態３０２においては、回路３３０１は 経路３２２１を通してコマンドレジスタ３２２０（第１７図）の送信アドレスビ ット（ＴＡＢ　）を監視する。この時点までは、通信コントローラ３０００−０ 乃至３０００−１５の谷々の動作は同様である。

例−１に従えば（第１５図）、ユーザ装置１０−１は通信コントローラ３０００ −１のフォーマツダインタフェース３０１０に対してデータの送信を開始し、フ ォーマツタインタフェースは、必要に応じて、このようなデータをバッファメモ リー（図示せず）に一時的に記憶する。この実施例においては、フォーマツダイ ンタフェース３０１０のバッファメモリーはバス１００に対して送信された最大 長のフレームのデータフィールド全体を記憶するのに充分な容量を有している。

フォーマツダインタフェース３０１０は所望のプロセッサ３００１に対してここ で要求信号と呼ばれる信号をバス１００を通して制御バス３００１−ＣＢに送出 することによってユーザ装置１０−１２にデータを送出することを知らせる。こ れに応動して、プロセッサ３００１はコマンドレジスタ３２２０に論理“１　“ のＴＡＢビットを書き、ユーザ装置１０−１をフレームの信号源であると指定す る信号源サブフィールド０００１とユーザ装置１０−１２をフレームの宛先であ ると指定する信号源サブフィールド１１００を持つアドレスバイトを送信データ レジスタ３２４０に書き込む。送信制御回路３３０１はＴＡＢビットを検出し、 これに応動して待ち状態３０３（第１２図）に入る。待ち状態３０３において、 送信制御回路３３０１はレポートバス３３０３を通して受信機３４００のバス占 有レジスタ３４７０とバス状態レジスタ３４７１の自答を読む。バス状態レジス タ３４７１がフィールドＢ　Ｓ＝ＯＯを含み、バス１００が空き状態にあるか、 あるいはバス状態レジスタ３４７１がフィールドＢＳ＝１０を含みバス１００が 既知の状態にあってバス占有レジスタ３４７０がバス１００は現在低い優先順を 持つ通信コントローラによって占有されていることが示されると、送信制御回路 ３３０１は開始状態３０４に入る。例−１に従えば、バス状態レジスタ３４７１ はフィールドＢＳ＝ＯＯを含み、バス１００が空き状態にあることを示し、従っ て送信制御回路３３０１は開始状態３０４に入る。開始状態３０４においては、 回路３３０１は制御バス３３０２を通して信号をマルチプレクサ３３０７に送り 、マルチプレクサ３３０７がまずバス１００にプリエンブトキャラクタ１１１１ １１１０を送信し、次にフラグキャラクタ０１１１１１１０を送出するようにす る。回路３３０１はまたＦＣＳシフトレジスタ３３０６に信号を送り、これに応 動してレジスタ３３０６は１６個の論理ゝ１“のビットを持つように初期化され る。さらに回路３　’３０１　ｕ送信シフトレジスタ３３０５に信号を送り、こ れはそれに応動して並列路３２４１全通して送信データレジスタ３２４０からア ドレスバイトを読み取る。アドレスバイトがレジスタ３２４０からレジスタ３３ ０５に送られると、送信制御回路３３０１は経路３２３１を通してレポートレジ スタ３２３０　（第１８図）の論理ゝ＼１〃の送信データレジスタ空ｔ　（ＴＤ ＲＥ　）ビットを書き、アドレス状態３０５（第１２図）に入る。アドレス状態 ３０５においては、回路３３０１は制御バス３３ｏ２全通して送信シフトレジス タ３３０５とマルチプレクサ３３ｏ７に対して信号を送り、アドレスバイトが送 信シフトレジスタ３３０５から導体３３５１、マルチプレクサ３３０７、導体３ ３５３、同期フリップフロップ３３０８およびインバータ３５００を通してバス １００に与えられるようにする。回路３３０１はまた信号を制御バス３３ｏ２を 通しテシフトレジスタ３３０６に送信し、送信シフトレジスタ３３０６から導体 ３３５１に送出されたバイトがまたＦＣＳシフトレジスタ３３０６にシフトされ るようにする。回路３３０１は導体３３５３を伝送されるビットの流れをレポー トバス３３０３を経由して監視し、伝送された連続的ゝゝ１〃のビットの数Ｎ２ を規定する内部ステータス変数を維持する。Ｎ２を規定するステータス変数が５ 個の連続した論理１１　〃のビットが送信されたことを示したときには、回路３ ３ｏ１は送信シフトレジスタ３３０５およびＦＣＳシフトレジスタ３３０６のビ ットのシフトを中断し、マルチプレクサ３３ｏ７によるダミー　ノ論ｆＭ　’　 Ｏ“のビットの伝送を実行する。アドレス状態３０５においては、回路３３ｏ１ は経路３２２１を通してコマンドレジスタ３２２ｏ中の第１あるいは中間バイト 送信（ＴＦＩＥ）ビットを監視する。

送信制御回路３３０１はレポートレジスタ３２３ｏに論理ゝゝ１“のＴＤＲＥビ ットを記憶して送信データレジスタ３２４０の内容が送信シフトレジスタ３３ｏ ５に記憶されたことを示すことを想起されたい。ＴＤＲＥビットは経路３２０９ を通して割込み発生器３２２ｏによって監視され、論理ゝＶ１“のＴＤＲＥビッ トの記憶に応動して、導体３００１−Ｉを経由してプロセッサ３００１に対して 割込み信号を送信する。割込み信号に応動して、プロセッサ３０ｏ１は制御バス ３００１−ＣＢを通してフォーマツダインタフェース３０１０に対して信号を送 シ、フォーマツタインタフェース３０１０から第１のデータバイトをデータバス ３００１−ＯＢを通して送信データレジスタ３２４ｏに与える。プロセッサ３０ ０１は次に論理Ｎ１“のＴＦＩＢビットをコマンドレジスタ３２２０に書き、こ れに応動して送信制御回路３３ｏ１はデータ状態３０６（第１２図）に入る。デ ータ状態３０６においては、送信制御回路３３ｏ１は送信データレジスタ３２４ ｏがらの第１のデータバイトの送受シフトレジスタ３３０５による蓄積とこれに 続いてのＦＣＳシフトレジスタ３３０６によるそのバイトの送信を制御し、これ もマルチプレクサ３３０Ｔを通してバス１ｏ。

に対して行なわれる。回路３３ｏ１は再び論理へ１”のＴＤＲＥビットをレポー トレジスタ３２３０に書き、これに応動して割込み発生器３２９０はプロセッサ ３００１に対して割込み信号を送る。プロセッサ３００１はフォーマツダインタ フェース３０１ｏから送信データレジスタ３２４０への第２のデータバイトの伝 送を行ない、コマンドレジスタ３２２ｏに再び論理１１１　“のＴＦＩＢビット を書く。論理“１“のＴＦＩＢビットに応動して、回路３３０１はデータ状態３ ０６に留り、第２のデータバイトのＦＣＳシフトレジスタとバス１００への伝送 を制御する。データ状態３０６にある間に、回路３３０１はＴＦＩＢビットを監 視し、さらにコマンドレジスタ３２２０　（第１７図）内の最終バイト伝送ビッ ト（ＴＬＢ）を監視する。フォーマツタインタフェース３０１０からバス１００ にすべての中間のバイトが転送される間、このプロセスは繰返される。フォーマ ツダインタフェース３０１０によってフレームの最終のデータバイトが利用でき ると判定されたときには、これはプロセッサ３０ｏ１に対して、制御バス３００ １−ＣＢを通して完了信号と呼ばれる信号を送出し、そのバイトが送信データレ ジスタ３２４０に書き込まれたあと、プロセッサ３００１はコマンドレジスタに 論理（１１／／のＴＬＢビットを書き込む。送信データレジスタ３２４゜に対す る論理“ｌ〃のＴＬＢビットの書き込みは、ここで終了信号の送出と呼ばれる。

論理ｔｓ　１　“のＴＬＢビットに応動して、回路３３０１はＦＣ８状態３ｏ７ （第１２図）に入り、ここで最後のデータバイトがバス１００に送出され、ＦＣ Ｓシフトレジスタ３３０６の１６ビツトの内容はその直後にマルチプレクサ３３ ０７全通してバス１００に直列に送出される。回路３３０１は次にエンドフラグ 状態３０８（第１２図）に入シ、バス１００に対してひとつのフラグキャラクタ ０１１１１１１０をマルチプレクサ３３０７を通して伝送し、次に空き状態３０ ２に戻る。ここでマルチプレクサ１３０７はバス１００に対してくりかえし論理 ゝゝ０“を送出する。これによってユーザ装置１Ｏ−１（第１５図）からのひと つのフレームの伝送が完了する。他の通信コントローラ３０００−０および３０ ００−２乃至３０００−１５の各々においては送信制御回路３３０１は例−１の 間中を通して空き状態のままである。通信コントローラ３０００−１の回路３３ ０１が開始状態３０４、アドレヌ状態３０５データ状態３０６、ＦＣ８状態、あ るいはエンドフラグ状態３０８にある間のフレームの伝送中にフレームを放棄す べきであると判断されたときには、これは論理Ｎ１　“のアポートキャラクタ送 信（ＴＡＣ）ビットをコマンドレジスタ３２２０（ｉ１７図）に書き、回路３３ ｏ１はこれに応動してアポート状態３０９（第１２図）に入る。アポート状態３ ０９では回路３３０１はマルチプレクサ３３０７によってバス１００に対してア ボートキャラクタ１１１１１１１１を伝送し、空き状態３０２に戻る。

例−２（第１６図）に従えば、バス１００に対する開始フラグと、アドレスフィ ールドとユーザ装置１０−１からのフレームの少くとも１６ビツトのフレーム以 外のビット（ダミーの“０“ビットを除く）の送信のあと、ユーザ装置１０−３ は通信コントローラ３０００−３のフォーマツタインタフェース３０１０に対し てデータの送信を開始する。通信コントローラ３０００−３の送信制御回路３３ ０１は空き状態３０２にある。ユーザ装置１０−３からのデータを受信すると、 フォーマツダインタフェース３０１０は制御バス３００１−ＣＢを経由して、バ ス１００を通してユーザ装置１Ｇ−１３に対してデータを伝送したいという要求 をプロセッサ３００１に知らせる。これに応動してプロセッサ３００１は論理ゝ λ１　〃のＴＡＢビットをコマンドレジスタ３２２０、信号源ユーザ装置１０− ３と宛先ユーザ装置１０−１３を指定するアドレスバイト００１１１１０１を送 信データレジスタ３２４０に書き込む。ＴＡＢビットに応動して送信制御回路３ ３０１は待ち状態３０３（第１２図）に入る。待ち状態３０３においては、送信 制御回路３３０１はレポートバス３３０３を経由して１通信コントローラ３００ ０−３の受信機３４００のバス占有レジスタ３４７０とバス状態レジスタ３４７ １の内容を読む。

例−２に従えば、バス状態レジスタ３４７１はバス１００が既知の状態にあるこ とを示すフィールドＢＳ＝１０を含み、バス占有レジスタ３４γ０は通信コント ローラ３０００−１が現在バス１００を占有していることを示す信号源サブフィ ールド０ＯＯ１を含んでいる。通信コントローラ３０００−３の送信制御回路３ ３０１１ｉまたユーザ装置１０−３を指定するＩＤレジスタ３２１０中の４ビツ トのフィールド００１１を経路３２１１を通して読む。ユーザ装置１０−３はユ ーザ装置１０−１より高い優先順を持っているから、通信コントローラ３０００ −３の送信制御回路３３０１は開始状態３０４に入る。送信制御回路３３０１は バス１００を伝送された連続的論理＼１１　〃の数Ｎ５を規定する内部ステータ ス変数Ｎ５を維持していることを想起されたい。

現在の例（でおいては、Ｎ５＝３と通信コントローラ３０００−３の送信制御回 路３３０１はマルチプレクサ３３０７によって４個の論理“１　“のビットを送 信し、このあとで論理“Ｏ〃のビットを続けてプリエンブトキャラクタ１１１１ １１１０を完成する。

このとき、通信コントローラ３０００−１の送信制御回路３３０１はデータ状態 ３０６にある。通信コントローラ３０００−３が４個の論理９１“のビットの内 の第１のものを送出したときに、通信コントローラ３０００−１の排他的ＯＲゲ ート３７００は通信コントローラ３０００−１の送信機３３００によって送出さ れた論理”０“とバス１００を伝送される論理９１　“の間のビットの差を検出 する。従って、排他的ＯＲゲート３１０ＧはＤ形同期フリップ−フロップ３３０ ９とレポートバス３３０３を通して送信制御回路３３０１に対して論理“１　“ の信号を送出する。ＡＮＤゲート３３１０を経由してクロック発生器５４から送 信されたクロック信号の後縁でフリップフロップ３３０９はその出力端子にビッ トを記憶する。論理９１　〃の信号に応動して、送信制御回路３３０１は保持状 態３１０（第１２図）に入る。回路３３０１はＮ、　、Ｎ２およびＮ、を定める 内部ステータス変数と先の第１２図の状態を規定する内部ステータス変数Ｘを維 持していることを想起されたい。この例ではＸはデータ状態３０６を規定してい る。送信制御回路３３０１が保持状態３１０に入ったときに、これは経路３３３ ０を通してＮ１、Ｎ２およびＮ、を規定する変数と変数Ｘの値を状態レジスタ３ ３０４に送ってここに保存する。送信制御回路はまた制御バス３３０２を経由し てＡＮＤゲート３３１０に対して論理９０“の信号を送出し、これによってクロ ック発生器５４からのクロック信号の送信機３３００の内部における分配を消勢 する。

従って、レジスタ３２４０．３３０４．３３０５および３３０６の内容はステー タス変数の第１の集合と呼ばれるが、これらのレジスタに保存される。保持状態 ３１０においては、送信制御回路３３０１はレポートバス３３０３を通してバス 占有レジスタ３４７０とバス状態レジスタ３４７１を監視し、通信コントローラ ３０００−１が何時バスの占有権（ＲＢＯ）をとるかを判定する開始状態３０４ に入った後、通信コントローラ３０００−３の送信制御回路３３０１はプリエン ブトキャラクタ１１１１１１１０を完成するためにマルチプレクサ３３０７によ る送信を制御していることを想起されたい。次に送信制御回路３３０１はフラグ キャラクタ０１１１１１１０のマルチプレクサ３３０７による伝送を制御する。

プリエンブトキャラクタのあとでフラグキャラクタと伝送することはここではブ リエンブション開始信号と呼ばれる。例−２に従えば、通信コントローラ３００ ０−３の送信制御回路３３０１は次に通信コントローラ３０ＣＩＯ−３によって 完全なプリエンブトフレームが中断なく送信されたときにアドレス状態３０５、 データ状態３０６、ＦＣ８状態３０７、エンドフラグ状態３０８を通って空き状 態に戻る。

ここでブリエンプション終了信号と為呼ばれるプリエンブト終了フラグが通信コ ントローラ３０００−１の受信機３４００によって受信され、後述するようにバ ス占有レジスタ３４７０とバス状態レジスタ３４７１に信号源サブフィールドと フィールドＢＳ＝１０が再び記憶されたときに通信コントローラ３０００−１は 再びバスの占有１（ＲＢＯ）を得る。通信コントローラ３０００−１の送信制御 回路３３０１は経路３３３１を通して状態レジスタ３３０４’ｉｚ読み、Ｎ１、 Ｎ２およびＮ、を規定するステータス変数をその割込み時の値に戻し、ステータ ス変数Ｘがデータ状態３０６を示すようにする。変数Ｘにもとすいて、回路３３ ｏ１はデータ状態３０６に戻る。もし送信制御回路３３ｏ１がＦＣ８状態３０７ あるいはエンドフラグ状態３０８で割込まれたのであれば、送信制御回路３３０ １はそれぞれＦＣ８状態３８７あるいけエンドフラグ状態３Ｑ８に戻ることに注 意していたりｅりｌ、−、。しかし、もし回路３３ａ１がアドレス状態３０５に ある間゛に割込まれたのであれば、これは開始状態３０４に戻る。回路３３ｏ１ がデータ状態３０６に戻ったあとで、これは状態変数べ５の値を使用してマルチ プレクサ３３ｏγにょるＮ５−１個の連続した論理ゝゝ１　〃の伝送を制御し、 このあとで論理ゝ＼ｏ〃を送って、バス１００上でプリエンブトキャラクタ１１ １１１１１０が伝送された間て伝送されたビットを置換する。例−２においては 、通信コントローラ３ｏｏｏ−ｉが割込まれたときに、バス１００には４個の連 続ゝ１“が伝送されているから、通信コントローラ３０００−１のＮ、の値はＮ 、＝４である。従って送信制御回路３３ｏ１は制御バス３３０２を経由してＡ　 Ｎ、　Ｄゲート３３１ｏに対して論理ゝゝ１″の信号を送信し、クロック源５４ がらのクロック信号の送信機３３０ｏの内部知おける分配が再開される。プリエ ンブトされたフレームの残りが中断なく通信コントローラ３０００−１によって 送信されると、送信制御回路３３ｊｌ−ＩＨＦＣ３状態、エンドフラグ状態３０ ８に入り、次に空き状態３０２に戻る。

バス１００からの情報の受信 次にバス１００からの情報の受信について、例−１（第１５図）および例−２（ 第１６図）＆参照して詳細に述べる。各通信コントローラの受信機３４００は連 続的に動作して、バス１００上の伝送を監視する。データは受信された宛先サブ フィールドによって規定される宛先ユーザ装置にだけ転送されるが、その動作ｌ ′ｉ関連したユーザ装置に対するデータの転送についてだけ異っている。

各通信コントローラ３０００−０乃至３０００−１５において、プロセッサ３０ ０１がプロセッサインタフェース３２００のコマンドレジスタ３２２０　（第１ ７図）に論理（Ｓ　１　／／の浸信機リセット（ＲＲＥＳ　）ビットを書いて受 信機３４００をリセットしたときに、動作が開始される。受信機制御回路３４０ １は経路３２２１を経由してこのよりなＲＲＥＳビットを検出したときに、リセ ット状態４０１（第１３図）に入る。リセット状態４０１においては、受信制御 回路３４０１は経路３２２１を通してコマンドレジスタ３２２０の受信機付勢（ ＲＥＮ）ビットを監視する。プロセッサ３０ｏ１が受信機３４００を付勢するた めにコマンドレジスタ３２２０に論理Ｎ１　“のＲＥＮビットを書いたときに、 受信制御回路３４０１はこのようなＲＥＮビットを検出してハント状態４０２（ 第１３図）に入る。バス１００で受信された各ビットはインバータ３６００ＸＤ 形同期フリップフロップ３４０５、導体３４５１を通して８ビツトの制御シフト レジスタ３４０６に伝送される。同期フリップフロップ３４０５はバス１００が 適切な時点でサンプルされることを保証する。フリップフロップ３４０５はクロ ック発生器５４によって送られたクロック信号の後縁で導体３４５１に接続され た出力端子にビットを記憶する。キャラクタ検出器３４０７は制御レジスタ３４ ０６の内容を監視し、フラグキャラクタ０１１１１１１０、アポートキャラクタ １１１１１１１１およびプリエンブトキャラクタ１１１１１１１０の存在を調べ 、もしこのようなキャラクタが検出されれば、これをレポートバス３４０３を通 して受信制御回路に知らせる。キャラクタ検出器３４０γはまたレポートバス３ ４０３を通して受信制御回路３４０１に対して、制御シフトレジスタ３４０６に よって７個の連続的１１１〃が受信されたときにこれを知らせる。例−１（第１ 図）では７個の連続“１　〃のプリエンブトキャラクタ１１１１１１１０が受信 されて、受信制御回路３４０１にそれが知らされたときに、回路３４０１は制御 バス３４０２を通してバス状態レジスタ３４７１にフィールドＢＳ＝１１を書き 、現在のバス１００の状態が未知の状態であることを示す。制御シフトレジスタ ３４０６中でキャラクタ検出器３４０７によって第１のプリエンブトキャラクタ １１１１１１１０と次の開始フラグが検出されたときに、受信制御回路３４０１ は同期状態４０３（第１３図）に入る。レポートレジスタ３２３０　（第１８図 ）はプロセッサ３００１に受信機３４００内の事象を知らせるのに使用される受 信状態、フィールド（Ｒ８Ｆ）の３ビツトを含んでいる。受信制御回路３４０１ が同期状態４０３に入ったとき、これはレポートレジスタ３２３０にフィールド Ｒ３Ｆ＝０００ｔｌ−記憶し、開始フラグが検出されたことを示す（第１４図） 。

バス１００から受信された続きのビットは制御シフトレジスタ３４０６にシフト され、次に導体３４５０ｃｍ通して１６ビツトのＦＣ８保持レジスタに入り、さ らに導体３４５３全通して８ビツトの受信シフトレジスタ３４１０に行く。制御 シフトレジスタ３４０６によって伝送されたビットはまた１６ビツトのＦＣＳシ フトレジスタ３４０８にシフトされ、これは、１６個の論理１１１　〃のビット のＦＣＳフィールドを持つように初期化されたあと、順次に上述のＦＣＳフィー ルドを発生するようになっている。プリエンブト、アボートあるいはフラグキャ ラクタを形成するビットはレジスタ３４０８．３４０９および３４１０にはシフ トされないことを想起されたい。受信制御回路３４０１は制御シフトレジスタ３ ４０６によって送信されたビットの流れを監視し、制御シフトレジスタ３４０６ によって送信された連続した９１　“のビットの数Ｎ、を定義する内部ステータ ス変数を維持する。内部ステータス変数Ｎ４が５個の連続した９１“のビットが 制御シフトレジスタ３４０６によって送信されたことを示すと、受信制御回路３ ４０１は制御バス３４０２全通してレジスタ３４０８．３４０９および３４１０ を制御して、挿入されたダミーの０ビツトであるはずの制御シフトレジスタ３４ ０６によって送信された次のビットがこれらのレジスタ３４０８．３４０９およ び３４１０にシフトされないよってする。開始フラグのあと、バス１００から２ ４ビツト（ダミーの“０“ビットを除く）が受信されたとき、受信制御回路３４ ０１ばそのビットの数に従って受信シフトレジスタ３４１０がフレームのアドレ スフィールド（Ｍ２Ｓ図）を含むことを判定し、受信制御回路３４０１は次にア ドレス状態４０４（第１３図）に入る。アドレス状態４０４においては、受信制 御回路３４０１は受信シフトレジスタ３４１０の内容を並列に経路３２５１を通 して受信データレジスタ３２５０に転送し、また経路３４６８を通してバス占有 レジスタ３４７０に送る。受信制御回路３４０１は制御バス３４０２全通してバ ス状態レジスタ３４７１中のフィールドＢＳ＝１１を書き、現在のバスト００の 状態が既知であることを示し、またフィールドＲ８Ｆ＝ＯＯ１とレポートレジス タ３２３０に論理１１“の受信データレジスタ（ＲＤＲＦ）ビットを書き受信デ ータレジスタ３２５０中にアドレスバイトが利用できることを示す。例−１（第 １５図）では宛先サブフィールドは１１００であり、ユーザ装置１０−１２を指 定していることに注意していただきたい。通信コントローラ３０００−１２にお いてだけは、受信制御回路３４０１はバス占有レジスタ３４７ｏの宛先フィール ド１１００とよりレジスタ３２１０のフィールド１１ｏＯが等しいことを検出し 、レポートレジスタ３２３０　（第１８図）に論理“１“のＤＤビットを書く。

このＤＤビットとＲＤＲＦピントは割込み発生器３２９０によって経路３２０９ を通して監視され、割込み発生器３２９゜は論理Ｎ１　“のＤＤビットと論理ゞ ゝ１　〃のＲＤＲＦビットに応動して導体３００１−Ｉを経由してプロセッサ３ ００１に対して割込み信号を送る。プロセッサ３００１はデータバス３００１− ＤＢを経由してレポートレジスタ３２３ＣのＲ８Ｆフィールドを読み、これに応 動してデータバス３００１−ＤＢｉ経由して受信データレジスタ３２５０からア ドレスバイトを読む。プロセッサ３０口１はアドレスバイトを解釈し、これによ って次に受信データレジスタ３２５０で受信されるデータバイトはデータバス３ ００１−ＤＢを通してフォーマツタインタフェース３０１０に伝送され、次に宛 先ユーザ装置１０’−１２に伝送されるべきことが知らされる。通信コントロー ラの各々において、受信制御回路３４ｏ１はここでデータ状態４０５（第１３図 ）に入る。データ状態４０５においてはバス１００から次に受信されたビットは 引き続いてレジスタ３４０６．３４ｏ８．３４ｏ９および３４１ｏにシフトされ る。受信制御回路３４ｏ１は最後のバイトが受信シフトレジスタ３４１ｏから受 信データレジスタ３２５０へ転送されてから受信シフトレジスタ３４１０にシフ トされたビットの数Ｎ、全定義する第２の内部ステータス変数を維持する。この ような変数によって受信シフトレジスタ３４１０に８ビツトがシフトされたこと が示されると、受信制御回路３４０１は受信シフトレジスタ３４１０の内容を経 路３２５１全通して並列に受信データレジスタ３２５０に転送し、レボ１４図） と論理ＬＳ　１　／／のＲＤＲＦビットを書き、受信データレジスタ３２５０で データバイトが利用できることを示す。通信コントローラ３ＱＯＱ−１２だけで 、プロセッサ３００１はこのようなレポートレジスタ３２３０の情報に応動して 受信データレジスタ３２５０のデータバイトのフォーマツダインタフェース３０ １０への伝送を制御する。このプロセスはキャラクタ検出器３４０７がレポート バス３４０３を経由して受信制御回路３４０１に対してフラグキャラクタ０１１ １１１１０、アボートキャラクタ１１１１１１１１あるいはプリエンブトキャラ クタ１１１１１１１０が制御シフトレジスタに存在することを知らせるまでくり かえされ、バス１００から受信されたデータビットは８ビツトのバイトの形で受 信データレジスタ３２５ｏに運ばれる。例−１（第１５図）に従えば、バス１ｏ ｏがら受信されるべき次のキャラクタはフレームの終了フラグである。終了フラ グを検出すると、受信制御回路３４ｏ１はＦＣ３状態４０６（第１３図）に入る 。ＦＣ８状態４０６においては、受信制御回路３４０１は受信シフトレジスタ３ ４１０の内８の受信データレジスタ３２５０への転送を実行し、その内容はフレ ームデータフィールドの最後のバイトから成る。ＦＣ８保持レジスタ３４０９は このときフレームのＦＣＳフィールドを含んでいる。フレームのＦＣＳフィール ドはまたＦＣＳシフトレジスタ３４０８にシフトされている。ＦＣＳシフトレジ スタの動作はプリエンブトキャラクタと開始フラグを除き、ＦＣＳフィールドを 含む全フレームがシフトされて入ったとき、発生された１６ビツトのＦＣＳフィ ールドは、バス１００から受信されたビットに誤りが存在しなければ、定数フィ ールドに等しいようになっている。後て詳述するＦＣＳシフトレジスタ３４０８ は発生されたＦＣＳフィールドを定数フィールドと比較し、その結果をレポート バス３４０３′ｆ：通して受信制御回路に知らせる。受信制御回路３４０１は次 にフレームが誤りなしに完了したことを示すフィールドＲ８Ｆ＝０１１（第１４ 図）あるいはフレームが完了したが誤りがあったことを示すフィールドＲ８Ｆ＝ １１１を経路３２３１ｅ通してレポートレジスタ３２３０に書く。通信コントロ ーラ３０００−１２においてだけ、プロセッサ３００１はこのようなＲ８Ｆフィ ールドを検出したことをフォーマツタインタフェース３０７０に知らせる。各通 信コントローラにおいて、受信制御回路３４０１は次にハント状態４０２に入り 、制御バス３４０２を経由してフィールドＢ　Ｓ＝ＯＯをバス状態レジスタ３４ ７１に書き現在のバス状態が空きであることを示す。例−１に従えば後続のフレ ームはすぐには来ないから、バス１００からは連続した論理９０“のビットが受 信される。これによって第１５図のフレームの受信が完了する。受信制御回路３ ４０１が同期状態４０３、アドレス状態４０４あるいはデータ状態４０５にある 間にキャラクタ検出器３４０７が７ポートキヤラクタ１１１１１１１１を検出す れば、受信制御回路３４０１はハント状態４０２に戻ることになる。

例−２（第１６図）に従えば、プリエンブトキャラクタ１１１１１１１０、開始 フラグ、アドレスフィールドおよびユーザ装置１０−１からのフレームの少くと も１６個のフラグ以外のビットがバス１００から通信コントローラ３０００−０ 乃至３０００−１５の各々の受信機３４００によって受信されたあとで、プリエ ンブトキャラクタ１１１１１１１０が受信される。このとき、各通信コントロー ラ３０００−０乃至３０００−１５の各々の受信制御回路３４０１はデータ状態 ４０５にある。

キャラクタ検出器３４０７が７個の論理“１“のプリエンブトキャラクタ１１１ １１１１０を制御シフトレジスタ３４０６で検出したときに、これはレポートバ ス３４０３全通して、これを受信制御回路３４０１に知らせる。これに応動して 、受信制御回路３４０１は制御バス３４０２’に通してバス状態レジスタ３４７ １にフィールドＢＳ＝１１を書き、現在のバス１００の状態が未知の状態である ことを示す。キャラクタ検出器３４０７が第１に完全なプリエンブトキャラクタ を検出し、次に開始フラグを検出すると、これはレポートバス３４０３全通して これを受信制御回路３４０１に知らせ、これに応動して、受信制御回路３４０１ はプリエンブト状態４０７（第１３図）に入り、経路３４３０全通してＮ３とＮ 、を定めるその内部ステータス変数を状態レジスタ３４０４に送シ、そこに記憶 する。次に各通信コントローラ３０００−０乃至３０００−１５の受信制御回路 ３４０１はステータス変数の第２の集合の現在の値を形成するレジスタ３４７０ ．３４７１．３４０４．３４１０．３４０９および３４０８の内容をそれぞれ経 路３４６７．３４６９．３４１４．３４１３．３４１２および３４１１とマルチ プレクサ／デマルチプレクサ３４２１全通してスタックメモリー３４２０に送り 、その予め定められた位置に保存する。受信制御回路３４０１はレポートレジス タ３２３０の円滑なブリエンプションの検出を示すフィールドＲ８Ｆ＝１１０（ 第１４図）を書き込む。次に受信制御回路３４０１はＦＣＳシフトレジスタ３４ ０８を１６個の論理９１　”のビットのＦＣＳフィールドに初期化し、同期状態 ４０３ニ戻る。バス１００から完全なプリエンブトフレームが中断なく受信され ると、通信コントローラ３０００−０乃至３０００−１５の各々の受信制御回路 ３４０１は、上述したようにアドレス状態４０４、データ状態４０５およびＦＣ ８状態４０６に入る。プリエンブトしたフレームの宛先サブフィールド１１０１ はユーザ装置１０−１３を指定し、通信コントローラ３０００−１３だけでレポ ートレジスタ３２３０のＤＤビットが論理ゝ１　／／にセットされ、データはフ ォーマツダインタフェース３０１０全通して伝送されることになる。通信コント ローラ３０００−０乃至３０００−１５の各々において、スタック制御回路３４ ２２はスタックメモリー３４２０が空きであるかどうかを示すビットを記憶して いる。

Ｆｅ２；フトレジスタ３４０８がレポートバス３４０３全通して受信制御回路３ ４０１にプリエンブトしたフレームが誤っであるいは誤りなしに受信されたこと を知らせたあと、受信制御回路３４０１は記憶されたスタック制御回路３４２２ のビットを読み、これは例−２ではスタックメモリー３４２０が空きではないこ とを示している。これに応動して受信制御回路３４０１は再開状態４０８（第１ ３図）に入る。再開状態４０８では受信制御回路３４０１はステータス変数の第 ２の集合の値の伝送を実行し、その値はマルチプレクサ／デマルチプレクサ３４ ２１と経路３４６７．３４６９．３４１４．３４１３．３４１２および３４１１ を通してそれぞれレジスタ３４７０．３４７１．３４０４．３４１０．３４０９ および３４ｏ８に保存される。ｆｌｕ−２ではアドレスフィール０００１１１０ ０がバス占有レジスタ３４γ０に送られ、フィールドＢＳ＝１０がバス状態レジ スタ３４７１に送られる。レジスタ３４７０と３４７１の内容に応動して、通信 コントローラ３０００−１はバスの占有権をとり、プリエンブトされたフレーム の伝送を再開し、通信コントローラ３０００−１３はユーザ装置１０−１３への データの転送を止め、通信コントローラ３０００−１２はユーザ装置１０−１２ へのデータの転送を再開する。各通信コントローラにおいて、受信制御回路３４ ０１は経路３４３１を通して状態レジスタ３４０４の内容を読み、その内部ステ ータス変数をそれが円滑にプリエンブトされた時点の値に戻す。受信制御回路３ ４０１は次にプリエンブトしたフレームの終了フラグのあとの第１の８ビツトを 制御シフトレジスタ３４０６にシフトし、データ状態４０５に戻り、プリエンブ トされたフレームの残りは上述した方法で受信される。

第８図に示すように配置される第６図および第７図のＦＣＳシフトレジスタ３３ ０６の実施例は１６個のＤ形フリップフロップ１８０１乃至１８１６を含み、こ れがシフトレジスタとして構成されている。フリップフロップ１８０１乃至１８ １６の各々はプリセット入力端子Ｐとクリア入力端子Ｃを持ち、この端子はプリ ップフロンプを予め定められた値に初期化するのに用いられる。論理ＮＯ“信号 と論理へ１　“信号を与えられたフリツプフロッゾのＰおよびＣ端子に送ること によって、フリップフロップのＱ出力端子に論理ゝ１“信号が現われる。同様に それぞれ論理”ｈ　１　〃信号と論理ゝ０“信号をＰおよびＣ端子に与えること によって、論理“０〃がＱ出力端子に現われる。ＰおよびＣ端子に共に論理５１ 〃信号を与えることによって、Ｄ入力端子の論理信号がＱ出力端子に記憶される 。送信制御回路３３０１（第３図）は信号を制御バス、３３０２全通してＦＣＳ ロードレジスタ１８３１に送ることによってＦＣＳシフトレジスタ３３０６を初 期化し、これは応動して論理ゝ０〃の信号を１６個のスリップ７０７７１８０丁 乃至１８１６のＰ端子、に、また論理＼１１〃の信号をＣ端子に与える。従って 各フリップフロップ１８０１乃至１８１６ばそのＱ出力端子に論理９１　〃の信 号を持つように初期化される。

ＦＣＳシフトレジスタ３３０６は二つのモードで動作する。発生モードではこれ は導体３３５１で送信シフトレジスタ３３０５によって送信されたビットから１ ６ビツトのＦＣＳフィールドを順次に発生する。シフトモードではフリップフロ ップ１８０１乃至１８１６の内容は導体３３５２全通してマルチプレクサ３３０ ７　（第３図）に順次に送信される。送信制御回路３３０１はＡＮＤゲート１８ ３３の第１の入力端子に論理＋Ｖ１“の信号を送信し、ＦＣＳシフトレジスタ３ ３０６全発生モードにする。フリップフロップ１８１６のＱ端子はＡＮＤゲート １８３３の第２の入力端子に接続されているから、ＦＣＳシフトレジスタ３３０ ６が発生モードにあるときには、フリップフロップ１８１６のＱ端子の送出され た論理信号はＡＮＤＮ−ゲート３３全通して、４個の排他的ＯＲゲート１８２１ 乃至１８２４の入力端子にフィードバックされる。本実施例の特定のフレームチ ェックシーケンスを発生するためには、ゲート１８２１乃至１８２４はそれぞれ 送信シフトレジスタ３３０５とフリップフロップ１８０１、フリップフロップ１ ８０４とフリップフロップ１８０５、フリップフロップ１８１１とフリップフロ ップ１８１２、フリップフロップ１８１５とフリップフロップ１８１６の間に挿 入されている。送信制御回路３３０１はＡＮＤゲート１８３４の第１の入力端子 に論理ゝゝ１　／／の信号を送信することによってフリップフロップ１８０１乃 至１８１６にクロックを与え、これによってクロック発生器５４によって送出さ れたクロック信号はＡＮＤゲート３３１ｏを通してＡＮＤゲート１８３４の第２ の入力端子に与えられ、そのあとでフリップフロップ１８０１乃至１８１６に与 えられる。従って、発生モードでは、導体３３５１上で送信シフトレジスタ３３ ０５から受信された任意の与えられたビットについて、フリップフロップ１８０ １乃至１８１６のＱ端子の信号はそのときの１６ビツトのＦＣＳフィールドとな る。送信制御回路３３ｏ１がＡＮＤゲート１８３３の第１の入力端子に論理２ｏ “信号を与えたときに、ＦＣＳシフトレジスタ３３ｏ６はシフトモードで動作し 、このときにはＡＮＤゲート１８３３は各々の排他的ＯＲゲート１８２１乃至１ ８２４に論理ゝ０“信号を与え、フリップフロップ１８０１乃至１８１６の内容 は順次に導体３３５２ｅ通してマルチプレクサ３３０７に送出される。

第１１図に従って配置される第９図および第１０図に図示されたＦＣＳシフトレ ジスタは１６個のＤ形フリップフロップ２９０１乃至２９１６．４個の排他的Ｏ Ｒゲ−）２９２１乃至２９２４．およびＡＮＤゲート２９３４から成り、これら はＦＣＳシフトレジスタ３３０６のフリップフロップ１８０１乃至１８１６、排 他的ＯＲゲート１８２１乃至１８２４およびＡＮＤゲート１８３４と同様に動作 してＦＣＳフィールドを発生する。ＦＣＳシフトレジスタ３４０８はＦＣＳロー ドレジスタ２９３１を含み、これは受信制御回路３４０１　（第４図）の制御下 に動作して、フリップフロップ２９０１乃至２９１６を初期化する。フリップフ ロップ２９０１乃至２９１６のＱ出力端子の各々によって送出された信号がＦｅ ２読み出しレジスタ２９３２に記憶される。受信制御回路３４０１は円滑なプリ エンブト動作が生じたことを判定すると、Ｆｅ２読み出しレジスタ２９３２の内 容はマルチプレクサ／デマルチプレクサ３４２１ｅＡしてスタックメモリー３４ ２０に送られ、そこに記憶される。受信制御回路３４０１はＦＣＳロードレジス タ２９３１に信号を送り、フリップフロップ２９０１乃至２９１６を初期化して 、それがそのＱ端子に論理１１１　“の信号を持つようにする。プリエンブトし たフレームの終了フラグが送信されたらとで、受信制御回路３４ｏ１は記憶され た１６ビツトのＦＣＳフィールドをスタックメモリー３４２０からＦＣ８負荷レ ジスタ２９３１に送り、これは応動してフリップフロップのＰおよびＣ端子に適 切な信号を送り、Ｑ端子における信号が円滑なプリエンブト動作が行なわれたと きと正確に一致するようにする。

ＦＣＳシフトレジスタ３４０８はそのＦＣＳフィールドを直列に送信することは 要求されないから、発生モードだけで動作し、従ってＦＣＳシフトレジスタ３４ ｏ８に１ｄＡＮＤゲート１８３３に対応するものは必要ない。

本実施例のフレームチェックシーケンスは与えられたフレームのＦＣＳフィール ドがＦＣＳシフトレジスタ３４０８にシフトされたあと、もし誤りがなければ、 発生されたＦＣＳフィールドが予め定められた定数となるようになっている。従 って二つの８ビツト比較器２９３５と２９３６によってフリップフロップ２９ｏ １乃至２９１６のＱ出力端子における信号は予め定められた定数フィールドと比 較される。比較器２９３５あるいは２９３６のいずれがで、フリップフロップの Ｑ端子における信号と予め定められた定数の差が検出されたときには、これはＯ Ｒケート２９３７に対して論理ゝゝ１　“の信号を送出し、これは次にレポート バス３４ｏ３を経由５８ して論理Ｎ１　“の信号を送出して、検出された誤りを受信制御回路３４０１に 知らせる。

例−３ 第１図のシステムの有利な動作を、さらに先に空きであったバス１００をほぼ同 時に二つの通信コントローラがアクセスしようとする例（例−３、第１９図）に ついて説明する。例−３に従えば、通信コントローラ３０００−１がプリエンブ トキャラクタ１１１１１１１０の送信を開始する。バス１００上を５個の連続し た）Ａ１〃が伝送されたあと、通信コントローラ３０００−３がバス１００にア クセスすることを決定し、バス１００はまだ空き状態にあり、５個の連続した論 理“１“が送信されているので、通信コントローラ３０００−３は論理ＩＳ　１ 　／／を２個伝送し、次に論理１０”を伝送してプリエンブトキャラクタ１１１ １１１１０を完成する。通信コントローラ３０００−３がバス１００へのアクセ スを決定する前に通信コントローラ３０００−１が７個の連続した論理“１　“ を送信していれば、バス１００は既知の状態となり、通信コントローラ３０００ −３はアクセスすることができないことになる。例−３の説明を続ければ、両方 の通信コントローラ３０００−１と３０００−３が同期してフラグキャラクタ０ １１１１１１０を送信し、次にそのそれぞれの信号源サブフィールド０００１と ００１１を送信する。しかし通信コントローラ３０００−１がその信号源サブフ ィールド０００１の第３の論理９０“のビットを送出したとき、これはビットの 差を検出して送信を停止する。通信コントローラ３．．０００−３はそのフレー ム全体を中断なく送出する。通信コントローラ３０００−１がそのフレーム終了 フラグをバス１００上に検出したときに、これはそのフレームを最初第１図のシ ステムの動作について次に例−４（第２０図）を参照してさらに説明しよう。第 ２０図においては、１０の意味のある事象がシンボル上１乃至ｔｌｏで示されて いる。これらの事象の時点におけるバス１０Ｇの占有状態が第２１図に示されて いる。例−４に従えば、通信コントローラ３０００−１はその前まで空きである （第２１図の時刻１　］、　）バス１００に対してフレームの送出を開始する。

通信コントローラ３０００−１が７個の連続した論理（Ｓ　１　／／のビットを 送出したときに、バス１００は未知の状態となる（第２１図の時刻ｔ２）。通信 コントローラ３０００−１がプリエンブトキャラクタ１１１１１１１０と、フラ グキャラクタ０１１１１１．１０と、アドレスフィールドと、１６個のフラグ以 外のビット（ダミーのＯビットを除く）全送出したときに、バス１００の状態は 既知の状態となシ、バス１００は通信コントローラ３０００−１　（第２１図の 時刻ｔ３）によって占有される仁とになる。通信コントローラ３０００−１が論 理“０〃を送出し、次に単一の論理９１“を送出した時点で、通信コントローラ ３０００−３はそれが現在のバス１００の占有者より高い優先順を持つことを知 って、バス１００にアクセスすることを決定し、６個の連続した論理（Ｓ　１　 ／／とそれに続く論理ＮＯ“を送出して、プリエンブトキャラクタ１１１１１１ １０ｔ−完成する。

通信コントローラ３０００−１はビットの差を検出したときにその送信を停止す るが、そのステータス変数の第１の集合を保存し、その全体を再送することなく それがそのフレームを適切に再開できるようにする。しかし、通信コントローラ ３０００−３がその６個の連続した論理ゝゝ１　“の二つだけを送信したときに 、通信コントローラ３０００−２が通信コントローラ３０００−３のアクセスの 試みに気付かないで、それが現在のバス１００の占有者より高い優先順を持つこ とだけを知って、バス１００にアクセスすることを決定する。この時点で、プリ エンブトキャラクタ１１１１１１１０の３個の論理Ｎ１“がバス１００に送出さ れているので、通信コントローラ３０００−２は４個の連続的論理“１“を送信 し、そのあとで論理＼＼０〃を送信してプリエンブトキャラクタを完成する。時 刻ｔ４でバス１００に７個の連続した論理Ｌｌ　１　／／が伝送されたときに、 バス１００は再び未知状態となシ、他の通信コントローラによるプリエンブト動 作は再び許されないことになる。通信コントローラ３０００−２と３０００−３ はフラグキャラクタ０１１１１１１０を同期して送出し、次にその信号源サフ゛ フィールド００１０と００１１をそれぞれ送出する。

通信コントローラ３０００−１′ｉビツト差を検出し、その伝送を終了する。通 信コントローラ３０００−２はその送信制御回路３３０１がアドレス状態３０５ （第１２図）にあるときに中断されるから、通信コントローラ３０００−２はそ れがバス１００のアクセスを次に試みたときにその全フレームを再送する。通信 コントローラ３０００−３がアドレスフィールドと１６個のフラグ以外のビット （ダミーの９０“のビットを除く）の送信を完了したときに、バス１００は再び 既知の状態となるが、このときバス１００は通信コントローラ３０００−３に占 有されていることになる。（第２１図の時刻ｔ５）。

例−４に従えば、通信コントローラ３０００−３は中断なくフレームの送信を完 了する。フレーム終了フラグがバス１００で伝送されたあと、通信コントローラ ３０００−１は再びバスを占有することになる。（第２１図の時刻ｔ６）。通信 コントローラ３ｏｏｏ−ｉが先に割込みを受けたときにハス１００には４個の連 続的ゝ１　“が伝送されていたことを示す保存されていた状態変数に従って、通 信コントローラ３０００−１は３個の連続した論理ゝ１　〃のあとに論理９０“ を伝送し、プリエンブトキャラクタ１１１１１．１１０が伝送されていた間に送 信されていたヒツトを置換する。しかし時刻ｔ６において、通信コントローラ３ ０００−２はこれがバス１００を占有している通信コントローラ３０００−１よ り高い優先度を持つことを知って、バス１００ヘアクセスするためにプリエンブ トキャラクタの全体を送信する。

通信コントローラ３０００−１はこのビット差を検出して再び送信を停止する。

例−４に従えば、通信コントローラ３０００−２からのフレーム全体は中断なく 送信される。フレーム終了フラグがバス１００を伝送されると、通信コントロー ラ３０００−１は再びバスを占有し、そのフレームの残りをそれ以上の中断なし に送信する。予め定められた優先条件に従って、第１に通信コントローラ３００ ０−３が、次に通信コントローラ３０００−２が、最後に通信コントローラ３０ ００−１が送信を終了することに注意していただきたい。

上述した実施例は単に本発明の原理を例示するものであシ、本発明の精神と範囲 を逸脱することなく、当業者には多くの他の実施例を工夫することができること は明らかである。例えば、ここで定義した第１および第２のステータス変数の集 合には一部の変数しか含まれていないが、通信コントローラによって実行される 機能がますます複雑テなるに従って、これらの集合に追加の変数を含めてもよい 。さらに、上述したフレームチェックシーケンスは単に例示にすぎず、ここで示 した特定の方法以外に他の誤り検査法を使用することもできる。

ＦＩＧ、　５　ＦＩＧ、　８　ＦＩＧ、　／／Ｆ／Ｇ−／２ＴＲＥＳ Ｆ／に、　／３ ＦＩＧ、　２１ １）訴　貫層　＠　祠　宍

Claims (1)

【特許請求の範囲】
1. １．　複数個の通信コントローラを含み、バスを経由して複数個のユーザ装置の 間で通信を行なうためのシステムにおいて、 各フレームは優先フィールドを含むようなフレームの形で情報を送信するために 該バスに対して該複数個のユーザ装置の少くともひとつを選択的に結合するため の送信機手段、及び 該バスを監視する手段と、該バス上を伝送される優先フィールドを記憶する手段 を含む受信機手段を備え、第１の通信コントローラの送信機手段はさらに第１の ユーザ装置からの要求信号と該第１の通信コントローラの受信機手段に記憶され た優先フィールドとに応動して該第１の通信コントローラの該受信機手段に記憶 された該優先フィールドによって示された優先順より高い優先順位を持つフレー ムを送信するために該第１のユーザ装置を該バスに結合することを特徴とする通 信システム。 ２、請求の範囲第１項に記載の通信システムにおいて、該第１．の通信コントロ ーラの送信機手段はさらに該要求信号と該第１の通信コントローラの該受信機手 段に記憶された該使先フィ・−ルドに応動して該第１のユーザ装置が該バスに結 合されるまで該バスに対して予め定められた論理値をくりかえし送信することを 特徴とする通信システム。 ３、請求の範囲第２項に記載の通信システムにおいて、該複数個の通信コントロ ーラはさらに、通信コントローラの送信機手段によって送信された論理値と該バ スによって伝送された論理値の間の差が検出されたときに差信号を発生する検出 手段を含み、第２のユーザ装置を該バスに接続する第２の通信コントローラの送 信機手段はさらに該第２の通信コントローラの検出手段によって発生された該差 信号に応動して該第２のユーザ装置を該バスから分離する手段を含むことを特徴 とする通信システム。 ４−　請求の範囲第３項に記載の通信システムにおいて、該複数個の通信コント ローラにおける受信機手段は全体として該受信機手段の現在のステータスを規定 するステータス変数の第２の集合に関連しておシ、該第１の通信コントローラの 該送信機手段はさらに該要求信号と該第１の通信コントローラの該受信機手段に 記載された該優先フィールドとに応動して該バスに対してプリエンブト開始信号 を送信する手段を含み、該複数個の通信コントローラの各々の該受信機手段はさ らに該プリエンブト開始信号に応動してステータス変数の関連する第２の集合の 値を保存する手段を含むことを特徴とする通信システム。 ５、請求の範囲第４項に記載の通信システムにおいて、該第１の通信コントロー ラの該送信機手段はさらに該バスに対してプリエンブト終了信号を送信する手段 を含み、 該複数の通信コントローラの各々の受信機手段はさらに該プリエンブト終了信号 に応動して該受信機手段をその受信機手段に関連したステータス変数の第２の集 合の保存された値で規定されたステータスに戻す手段を含むことを特徴とする通 信システム。 ６、請求の範囲第５項に記載の通信システムにおいて、該第２の通信コントロー ラの送信機手段は該通信コントローラの該送信機手段の現在のステータスを集合 的に規定するステータス変数の第１の集合に関連しており、該第２の通信コント ローラの該送信機手段は該第２の通信コントローラの該検出手段によって発生さ れた該差信号に応動して該ステータス変数の第１の集合を保存する手段を含むこ とを特徴とする通信システムつ７、請求の範囲第６項記載の通信システムにおい て、該第２の通信コントローラ該送信機手段はさらに該ノ〈スｉ＝ら該第２の通 信コントローラの受信機手段による該プリエンブト終了信号の受信に応動して該 第２の通信コントローラの該送信機手段を該ステータス変数の第１の集合の該保 存された値によって規定されるステータスに戻すことを特徴とする通信システム 。 ８、請求の範囲第１項に記載の通信システムにおいて、該第１の通信コントロー ラの該送信機手段はさらに該バス上を伝送された予め定められた論理値を持つ連 続したビットの数Ｎ５を計数する手段と、該要求信号と該第１の通信コントロー ラの該受信手段によって記憶された該使先フィールドとに応動してＮ５とＮ６の 和が所定の数になるようにＮ０回だけ予め定められた該論理値を連続的に送信し 、次に該第１のユーザ装置を該バスに接続する前に優先フィールドを含むビット 系列を送信すること分特徴とする通信システム。 ９、　請求の範囲第８項に記載の通信システムにおいて、該複数個の通信コント ローラはさらに、その通信コントローラの送信機手段によって送信された論理値 と該バス上を伝送される論理値の間で差が検出されたときに差信号を発生する検 出手段を含み、該第２のユーザ装置を該バスに結合する第２の通信コントローラ の送信機手段はさらに該第２の通信コントローラの該検出手段によって発生され た該差信号に応動して該第２のユーザ装置を該バスから切断する手段を含むこと を特徴とする通信システム。 １０、第１および第２の通信コントローラの間で、共用されるバスに対するアク セス権を得るだめの優先順を決定する方法であって、該共用されたバスの特性は 該第１および第２の通信コントローラのいずれかが予め定められた論理値を送信 したときに、該共用されるバスは該第１および第２の通信コントローラの他方に よって送信された論理値にかかわらず、該予め定められた論理値を伝送するよう になっておシ、該方法は 該第１および第２の通信コントローラにより、該共用されたバスを監視し、 該第１の通信コントローラが該バスに対するアクセスを希望したとき、該予め定 められた論理値が該共用バス上を所定の回数だけ伝送されるような回数、該予め 定められた論理値を該第１の通信コントローラにより送信し、次に第１の予め定 められた論理値を送信し、該第２の通信コントローラが該バスに対してアクセス を希望したとき、該予め定められた論理値が該共用ノ（ス上を所定の回数だけ伝 送されるような回数、該予め定められた論理値を該第２の通信コントローラによ 匁送信し、次に第２の予め定められた論理値を送信し、該第１の通信コントロー ラによって、該第１の通信コントローラが送信した論理値と該共用バス上を伝送 される論理値の間の差を検出し、 該検出ステップで検出された誤差に応動して該第１の通信コントローラによる送 信を停止することを特徴とする通信システム。