JPS59127144A - バス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＬｍＬ土Ｊ 本発明はバス回路、とくに、たとえば情報処理装置と遠
隔端末との間でデータ通信を行うデータ通信方式に有利
に適用されるバス回路に関するものである。

ｍ遣 このようなデータ通信システムでは、遠隔端末における
様々なデバイスをたとえばポーリングやセレクティング
などの通信手順に従って指定し、伝送メツセージブロッ
クの伝送が行われる。誤り制御は伝送ブロックごとに行
われ、情報処理装置側では多数の遠隔端末のデバイスを
実時間多重処理している。したがって中央の情報処理装
置ではオペレーティングシステムに複雑な通信制御プロ
グラムを必要とし、このためメモリに多くの蓄積容量を
必要とし、このための処理時間も膨大になる。これは端
末装置側においても同様である。

とりわけ中央の情報処理装置では多数の遠隔デバイスに
ついて多数のタスクを並列に実時間多重処理しているた
め、割込み処理が高い頻度で発生する。したがって中央
処理装置では多数の割込み命令の処理中に割込み命令が
紛失することのないように注意深く組んだ複雑で高度な
制御プログラムを必要とする。

一般に、処理装置や周辺装置を含む複数の装置の相互間
において共通の記憶装置を介してデータの転送を行うに
はバス回路が使用される。しかし、従来のバス回路にあ
っては、このような複数の装置について時分割多重で並
行して動作が進行するのに適するようには構成されてい
ない。

本発明はこのような従来技術の欠点を解消し、複数の装
置間で並行動作が可能で、割込み命令が喪失することが
なく信頼性の高いバス回路を提供構二−−−成 本発明の構成について以下、その実施例に基づいて説明
する。

第１図を参照するとループ状データ通信網αが示されて
いる。ループαはノードＴｌ、、、、、Ｔｉ、、、、。

ＴＮ、セジタの処理システムとしての情報処理装置Ｓ、
通信制御１装置Ｃ１呼処理装置Ｄ、および交換装置Ａを
含む、なお、情報処理装置Ｓ、通信制御装置ｃ、呼処理
装置Ｄ、および交換装置Ａも本ループαではノードとし
て機能する。また２つのノードしか存在しない場合には
ループαはこれら２つのノードを接続する往復伝送路と
なる。

このループ状伝送リンクを流れる符号形式は一定長の伝
送フレームの繰返しからなり、各フレームは代数的な法
則に従う符号語からなる。各ノードＴｉは１つの伝送フ
レームを共有し、伝送フレームの情報シンボル部はルー
プαの各局間を巡回する。伝送フレームの情報シンボル
部は第２図に示すように少くとも２つの部分からなる。

すなわち通信情報が含まれる通信情報部１００と、この
伝送フレーム１０２の発着呼情報などからなる制御部１
０４である。同図に示すように、これに始め符号１０６
、冗長巡回検査（Ｃ：ＲＣ）符号１０８および終り符号
１１０が付加されて伝送フレーム１０２が形成される。

伝送フレームは多くのタイムスロットに分割されており
、各タイムスロットは各ノードと交換装置Ａとの間のチ
ャネルを確保するためのものである。

呼処理装置りは伝送フレーム１０２の制御情報を識別し
て信号線１３０を通して交換装置１Ａに発着呼情報やそ
の他の制御情報を供給する。交換装置Ａはこれらの制御
情報に基づいて交換処理を行い、新しい伝送フレーム１
０２を形成する。これは制御情報に基づいて伝送フレー
ム１０２の情報シンボル部分を入れ換えることによって
行われる。

交換装置Ａ、および呼処理装置Ｓ以外の各ノードには時
分割タイムスロットが配分されており、通信情報部１０
０は交換装置Ａによって、制御情報部１０４は呼処理装
置りによって処理される。

ノードＴｌ、、、、、Ｔｉ、、、、、ＴＮは第３図に一
般的にノードＴｉとして示すように、端末袋＠１３２や
たとえば公衆のデジタルデータ交換網１３４などに接続
される送信レジスタＳｌ、Ｓ２およびＳ３と、受信レジ
スタＲ１、Ｒ２およびＲ３を有する。

ループαの上位局Ｔｉ−１からの伝送路は復調器ＤＥに
に収容され、下位局Ｔｉ１１への伝送路は変調器ＭＯＤ
に収容される。図示のようにこのノードは、上位局から
の信号を受信する受信ｓＲ１受信したスクランブルされ
ている信号をデスクランブルするデクランブラＯ９、受
信した符号が代数的な符号化の法則に従っているか否か
を伝送フレーム１０２のファンクション符号、たとえば
始め符号１０Ｂによって検査し、誤りを訂正する検査部
ＰＲ１符号語を一時的に蓄積するバッファとしてのシフ
トレジスタＳＲ１たとえばＣＲＣなとの代数的な符号化
処理を行って伝送フレーム１０２を形成するフ１／−ム
形成部ＰＳ、およびこのフレームの符号語をスクランブ
ルするスクランブラＳＣを有する。これらの回路は一連
のシフトレジスタによって構成されている。

この回路は伝送フレームを構成して符号化伝送を行うも
のであり、確実に同期保持を行い、誤りの自己釘止を行
ってビット誤り率を小さくしている。自己訂正不能の場
合は再送を行う。

端末装置Ｈ２との信号の送受は、シフトレジスタＳＲに
おいて伝送フレームの各シンボルの伝送順序に従って位
置づけされるタイミングでシフトレジスタＳＲの内容が
受信レジスタＲ１〜Ｒ３に転送され、送信レジスタ５ｔ
−３３の内容でシフトレジスタＳＲの内容を更新するこ
とによって行われる。

変調器ＭＯＤおよび復調器ＤＥの線路側は２線・４線変
換回路（図示せず）を通してｚｓｉ式回線に接続しても
よい、その場合、変換回路の平衡は自動制御によって保
持され、双方向伝送が可能である。

ループαに２つのノードしかない場合には、伝送フレー
ムのタイムスロットはこの２つのノードによって占有さ
れ、つまり伝送フレームは１組のタイムスロットからな
り、これらが２つのノードによって共用される。その場
合交換装置Ａは不要である。

ノードＴｉはマスタクロック源ＣＬＫを有し、これは基
本周波数が自動調整可能な電圧制御発振器を有する。さ
らに、サンプル値データ処理系が設けられ、受信部Ｒで
受信した基底帯域信号から受信ビットクロックのタイミ
ングのずれにほぼ・比例する信号を検出するものである
。そのサンプリングクロックはビー／　トクロックであ
って、その出力であるタイミングのずれが０となる方向
にクロックの位相を制御する電圧をマスタクロック源Ｃ
ＬＫの発振制御端子２００に供給する。マスタクロック
源ＣＬＫは出力端子２０２からピットクロックを、出力
端子２０４から多相の動作クロックを、図示のように各
回路に供給する。

第１図に示すループ状伝送路αが構内網として用いられ
る場合には、ノード丁ｌとして示すようにノードから公
衆網、たとえばディジタルデータ交換網１３４　（ＤＤ
Ｘ）に接続される。ディジタルデータ交換網１３４は、
第４図に示すようにＤＤＸ用終端器ＤＤＣＥ３００　、
およびＤＤＸとの論理インタフェース機能を有する［ｌ
ＤＸアダプタ［１ＤＸＡを介して第３図に示すノードに
接続される。その場合、接続線３０４，３０８゜３０８
．３１０，３１２および３１４はそれぞれ第３図のＳｌ
　、Ｒ１、Ｓ２．Ｒ２，Ｓ３　、およびＲ３に、２０Ｂ
はクロック源ＣＬＫに接続される。

ＩＩＤＸ＃！３１３４と接続されるノードＴ１のように
タイミング上、外部網の従局となる場合には、タイミン
グ回路ＴＩからクロック源ＣＬＫへの接続２００は行わ
れず、クロック源ＣＬＫはＩｌ］Ｄｘ用アダプタＤＤＸ
Ａからリード２０８へ供給されるクロックによって動作
するクロック発生器となる。

タイミング上、クロック従局になる場合には、クロック
源ＣＬＫは電圧制御発振器を有し、タイミング回路ＴＩ
から８延調整器口ＥＭへの接続２０８は削除される。ま
た、外部から回線が接続されずクロック主局として動作
する場合には、クロック源Ｃｌはリード２００および２
０８なる接続は行われず、独立したクロック源となる。

なおその場合、最終ノード〒Ｎからの伝送符号の受信タ
イミングを自動調整するために、タイミング回路ＴＩで
行われる受信基底帯域信号を信号処理し、抽出したタイ
ミング情報によって復調器ＤＥＮの遅延量を自動調整す
る必要がある。

通信制御装置ｃはノードＴｉと同様の構成であるが、ポ
イント・ツー会ポイント接続形式の回線を複数収容でき
るものである。これを第５図に示すが、その主要部の構
成は第３図のノードＴｉと同じでよい。シフトレジスタ
ＳＲ１およびレジスタＲ１〜Ｒ３，９＋−９３は第３図
に示したものと同様でよいが、それらのビット数は収容
端末の必要ビット数だけ含むものとなる。

ポイント・ツー・ポイント端末５ＲＩ−８ＲＮは空間分
割交換網ＸＮを介して通信制御装置Ｃの昨分割多重装置
ＭＰＸに収容されている。時分割多重化装置ＭＰＸはク
ロック源ＣＬＫよりリード２０２および２０４にそれぞ
れビットクロックおよび動作クロックを受け、端末装置
ＳＲＩ〜ＳＲＮからの信号を多重化して送信レジスタ５
ｌ−９３へ送り、また受信レジスタＲ１〜Ｒ３か・らの
信号を多重分離して各端末ＳＲＩ〜ＳＲＮへ送出する。

したがって、各端末に割り当てられたタイムスロットで
一挙にシフトレジスタＳＲから受信レジスタＲ１〜Ｒ３
に記録し、また送信レジスタの内容でシフトレジスタＳ
Ｒの各端未対応桁を更新する。

時分割多重化装置ＭＰＸはそれに収容されている各回線
１０４ごとのフレーム同期および誤り訂正機能を多重処
理する。時分割多重化装置ＭＰＸはり−ド２０２および
２０４のビットクロックおよび動作クロックに応動して
各端末用のタイムスロットを順次割り当てる。

時分割多重化装置ＭＰＸにはフレームメモリＦＭが接続
され、これには各端末ごとの制御状態表が記録されてい
る。これは各端末ごとに送受信のフレーム形式の伝送制
御を行うものである０時分割δ 多重化装置ＭＰＸは端末ＳＲ＋（一般的にＳＲＩ〜ＳＲ
をＳＲ１で表わす。）にタイムスロットを割り当てたと
きにフレームメモリＦＭに記録されている端末ｓＲ１対
応の制御状態表を取り出し、その状態と端末ＳＲ１から
受信した符号に応じた処理を行う。これによって制御状
態表の更新と送受信レジスタ８１〜Ｓ３１ およびＲ１−Ｒ９と時分割多重化装置ＭＰＸとの間の必
要な転送を行う。制御状態表の内容は第３図に示す各回
路ＤＳ　、　ＰＲ、ＳＲ、ＰＳおよびＳＣなどの制御状
態表示を有し、時分割多重化装置ＭＰＸはこれらの状態
を更新し維持する。この場合時分割多重化装置肝Ｘの受
信側にタイミング調整回路を設け、ポイント・ツー・ポ
イント回線の受信信号のタイミングのずれを調整しても
よい。

第６図に示すように、情報処理装置Ｓ（第１図）は第３
図に示すＴｉと同様の機能を有するブロック丁Ｂをもつ
。これはレジスタ５ｔ−Ｊ３およびＲ１−Ｒ３とこれに
関連する部分、ＵＳ、　ＰＲ，ＳＲ，ＰＳ、　ＳＯなど
を有し、これらの部分は情報処理装置ｓの入出力チャネ
ル数に等しいビット数を有する。すなわち、バス４００
とブロックＴＨの間のチャネル数に１チヤネルのビット
数を乗じた数に等しいビット数を有し、各入出力チャネ
ルに対応する桁からなっている。高速・低速の速度変換
装置ＭおよびレジスタＳＲＤとブロック↑Ｂとは多線で
接続されている。

２ これらの速度変換装置ＭおよびレジスタＳＲ［ｌはそれ
ぞれ入出力サブフィールドに分かれ、多数のチャネルが
割り当てられている。変換装置Ｍはたとえば画像信号な
どの高いビットレートの信号の速度変換を行うものであ
ってもよく、また端末ＳＲ１が電話回線１４０と電話機
の送受器で音響的に結合されるデータ通信の場合には音
響結合による変復調器（ＭＯＤＥＭ）を看するものであ
ってもよい。これらの入出力チャネルは論理的には交換
装置Ａに終端する。したがって交換装置Ａにおいて各端
末から論理的に終端するチャネルとの間で交換の制御処
理が行われる。

情報処理装置Ｓは第６図に示すようにバス４００を中心
にして中央処理装置ＣＣなどの処理装置や、共通メモリ
ＲＥＳ　、マルチプレクサＭＸ、共通ファイルＦ、音声
応答ファイルＲＥ、割込み発生用のクロック発生器ＲＴ
などの周辺装置等の装置を有する。

本システムは伝送フレームを組むことによって諸機能を
統合化することができるが、伝送フレームの情報フィー
ルドの使い方によって各種の形態の通信システムを構成
することができる。たとえば、構内交換を行わない場合
には、端末ＳＲｉは直接情櫂処理装置ＳのレジスタＳＲ
Ｄまたは変換装置Ｍの入出力側に接続され、第５図のシ
フトレジスタＳＲは不要となる。

情報処理装置ｓには端末５ＲＩ−９ＲＮやノードＴｉの
どが論理的に接続され、中央処理装置ＣＧは端末やノー
ドなどからの質問やメツセージと、これらに対する応答
のための処理を多重に行う。

これらの各機能ブロックや関連するソフトウェアの有効
な活用はそれらのブロックの配置と割込み処理プログラ
ムの機部を適正化することによって達成される。本実施
例では、中央処理装置ＣＣ以外のブロックや回線は中央
処理装置ＣＣが実行するプログラム命令に従って動作す
るが、これらの動作は中央処理袋ｗＣＣが関与すること
なく各ブロックにおいて並列に行われる。各ブロックは
この動作が終ったときだけ中央処理装置ＣＣにその終了
を割込み信号によって通知する。

中央処理装置は第７図に示すようにワークメモリＷＭを
有し、各ブロックおよび回線の動作結果をこのメモリエ
リアを用いて処理する。このワークメモリエリアと情報
処理装置Ｓの各ブロックの間の情報転送は中央処理装置
ＣＣの入出力部■０により行われる。またプログラム命
令は命令実行部ＰＵによって実行される。

バス４００に対して命令実行部Ｐｕと入出力部ＩＯはそ
れぞれ独自の出入口を有している。しかしワークメモリ
曽旧±共有している。その共有の仕方を説明する。

中央処理装置ＣＣはアドレスデコーダＡＤを有し、これ
はアドレスバス４００−１の信号を復号してワークメモ
リＷＭを命令実行部ＰＵに割り当てる時間と入出力部Ｉ
Ｏに割り当てる時間とを検出するものである。命令実行
部ＰＵおよび入出力部ＩＯからのアドレス信号がデコー
ダＡＤの出力によってゲートされ、アドレス信号Ａ［ｌ
ＤとしてワークメモリＷＮに与えられる。ワークメモリ
ＷＩ士アドレス信号Ａｌｌ０で指定された記憶位置から
読み出したデータを信号線Ｒに出力し、書込みデータは
命令実行部Ｐυおよび入５ 出力部１０から信号線Ｗに与えられ、アドレス信号へ〇
〇で指定された記憶位置に蓄積される。

情報処理装置Ｓの各ブロー、り間の情報転送は共通メモ
リＲＥＳを介して行われる。各ブロックが共通メモリＲ
ＥＳをアクセスする権利はマルチプレクサＭＸからそれ
らに時分割タイムスロットを供給することによって与え
られる。中央処理装置ＣＧについてのタイムスロットは
命令実行部ＰＵと入出力部ＩＯにそれぞれ配分され、そ
れぞれのタイムスロットでワークメモリＷＭにアクセス
することができる。

共通メモリＲＥＳは第８図に示すように主記憶部すなわ
ち内部メモリＭに、アドレスレジスタＲ１およびＲ２、
比較回路ＣｔおよびＣ２、マスク変更回路ＭＡＳなどを
有する。なお、同図において二重線は多線信号を示し、
−重線は多線信号を示し、「・」は禁止入力を示し、正
方形はマスク信号を示す。

主記憶部ＭににはアドレスバスＡが接続され、部分アド
レスＰＡなどが与えられる。

共通メモリＲＥＳのアドレスエリアすなわち上記６ 憶部ＭＨの記憶領域は、第９図に示すように複数の部分
アドレスエリア５００に分割され、これらの部分アドレ
スエリア５００は情報処理装置Ｓ内の各ブロックすなわ
ち各装置に対応して設けられている。各部分アドレスエ
リア５００は特定のアドレス位置に部分アドレスＰＡを
有し、これは読出しアドレス５０２Ｒと書込みアドレス
５０２Ｗとからなる。読出しアドレス５０２Ｒはその部
分アドレスエリアの読出しを行う記憶位置のアドレスポ
インタであり、書込みアドレス５０２臀はその部分アド
レスエリアの書込みを行う記憶位置のアドレスポインタ
である。

これによって、部分アドレスエリア５００内の各アドレ
スは記憶された順序で読出しが巡回的に行われるように
論理的に連結される。したがって、部分アドレスＰＡが
共通メモリに与えられるたびにこの巡回的な連結順序に
従って読出しおよび書込みが行われる。中央処理装置Ｃ
Ｃについての書込みアドレスポインタ５０２　Ｗ　ｔ−
に入出力部ＩＯに与えられ、読出しアドレスポインタ５
０２Ｒは命令実行部ＰＵに割り当てられる。

たとえば同図に示すように、読出しアドレス５０２Ｒは
その部分アドレスエリア５００の読出しを行うアドレス
１＋ｍｌを差し、書込みアドレス５Ｑ２Ｗはその部分ア
ドレスエリア５００の書込みを行うアドレスｎ＋ｍ２を
指している。

ところで情報処理装置Ｓのバス４００は各ブロックによ
って時分割的に占有される。この時分割タイムスロット
は数ビットのアドレス線４００−１によって各ビットの
論理的組合せ変えることで配分される。

バス４００−２は共通メモリＲＥＳへの入力であり、各
ブロックからの出力線の論理和で構成される。

バス４００−３は共通メモリＲＥＳから各ブロックへの
並列出力線である。バス４００−４は共通メモリＲＥＳ
のアドレス線であり、各ブロックからの出力線の論理和
で構成される。バス４００−２〜４００−４はバス４０
０−１によってアドレスされたブロックについてだけゲ
ートされ、つぎのようにして各ブロック間でキャラクタ
の転送が行われる。

各ブロックに割り当てられたタイムスロットにおいて、
その前半で転送先ブロックの部分アドレスＰＡを指示し
て書き込み、その後半で自己のブロックの部分アドレス
を指示して読取りを行う。

このようにして部分アドレスを指示することによって部
分アドレスエリア５００へ書き込んだ順序でこれから読
み取ることができる。

第８図に示すように、本実施例ではタイムスロットは３
相φ１、φ２およびΦ３にわかれている。ｌ相φｌによ
ってアドレスＡＡが主記憶部ＭＭにゲートされ記憶位置
を指定する。これによってその記憶位置の部分アドレス
ＰＡの読出しアドレス５０２Ｒおよび書込みアドレス５
０２−がレジスタＲ１のセグメント４３０Ｒおよび４３
０１１１にそれぞれ読み出される。

２相φ２では、主記憶部Ｍにの入出力データ端子Ｉおよ
びＯから主記憶部ＭＨに対してデータの出入れが行われ
る。主記憶部Ｍにに対して入出力のいずれを行うか、あ
るはどちらも行わないかは、信号線ＡｃｔおよびＡＣ２
に加わる論理値によって決まる。

信号線Ａｃｔが付勢されていれば相φ２で書込みアドレ
スがレジスタセグメント４３０Ｗからアドレスバ９ スＡに供給され、信号線ＡＣ２が付勢されれば相φ２で
読出しアドレスがレジスタセグメント４３０Ｒからアド
レスバスＡに供給され、それぞれの場合に応じて相φ２
でデータ線■からデータが主記憶部ＭＷにゲートされた
り、主記憶部Ｍにからデータ線Ｏにゲートされる。

一方、レジスタＲ１の読出しアドレスおよび書込みアド
レスはそれぞれ信号線ＡｃｔおよびＡＣ２の付勢、消勢
状態に応じて相φ２において加算器４３２および４３４
によって１が加算され、これはレジスタＲ２の対応する
セグメン）４３ｅＲおよび４３８ｗに蓄積される。この
加算は所定の数を法とするものであるが、マスク回路Ｎ
ＡＳに加わる部分アドレスに応じてその法が変更される
。これは加算器４３２および４３４における処理ビット
数を変更、すなわちマスクすることによって行われる。

マスク回路ＭＡＳは部分アドレスをマスク信号に変える
ものである。

３相φ３では、このように更新されたレジスタＲ２の記
録および読出しアドレスが部分アドレスＰＡ０ の指定する主記憶部ＭＭの記憶位置に記憶される。

ところで、読出しアドレス５０２Ｒ（第９図）が書込み
アドレス５０２Ｗを越えると読み出すべき命令がない状
態となる。比較回路ＣＩはレジスタＲ１の読出しアドレ
スセグメント４３０Ｒと書込みアドレスセグメン）　４
３０Ｗとを常に比較している。両者が等しいことを検出
すると、出力４４０を付勢し、相φ２において信号ＡＣ
３を出力するとともに、ＡＮＩＩゲート４４２の動作を
禁止する。これによってレジスタセグメント レジスタＲ２のセグメン）　４３６Ｈに蓄積する動作は
禁止される。

ところで上述のように所定の数を法とする加算を行うこ
とは、部分アドレスエリア５００における記憶位置が常
に巡回してアドレス指定されることを意味している。そ
こで、たとえば部分アドレスエリア５００に含まれるす
べての記憶位置に命令が書き込まれている場合には、レ
ジスタＲ１の書込みアドレスセグメン）　４３０Ｗの内
容は読出しアドレスセグメン）　４３０Ｒの内容から１
を引いた値に等しい。このときはその部分アドレスエリ
ア５００への書込みを禁１１−シなければならない。こ
の引き算は加算回路４４５によって行われ、比較回路Ｃ
２が両者を比較し、一致を検出すると出力４４２を付勢
する。これに応動してＡＮＤゲート４４４は信号ＡＣ４
を出力する。他の回路は信号ＡＣ４に応動して信号ＡＣ
４を停止１ニする。これによってその部分アドレスエリ
ア５００への書込みは行われない。

このようにして部分アドレスを指示することによって部
分アドレスエリア５００へ書き込んだ順序でこれから読
み取ることができる。

中央処理跡ＭＣＣの入出力部ＩＯも１つのブロックとみ
なし、２つのブロック間で転送を行う場合、命令実行部
ＰＩは両ブロック間の符号転送を指定する制御語を主記
憶部ＲＥＳにおける対応する部分アドレスＰＡに書き込
む。各ブロックは自己に割り当てられたタイムスロット
で対応する部分アドレスＰＡからこの制御語すなわち命
令を読み出すことによってそれに従った動作を実行する
。

各ブロックは制御語で規定された動作を完了すると、中
央処理装置ＣＣの命令実行部ＰＵに対応した部分アドレ
ス５００にアクセスしてそこに割込信号を書き込む、な
お、割込信号は命令実行部ＰＵによって割込要求命令が
実行された場合にも命令実行部ＰＵによって自己の部分
アドレスに書き込まれる。

中央処理跡ＷＣＣの命令実行部ＰＵはそのなかの命令カ
ウンタ（図示せず）を歩進させ、命令カウンタが指定す
るワークメモリνＸの記憶位置の命令を実行する。命令
の実行を終了すると、命令カウンタを歩進させる直前に
自己の部分アドレス５００を指定してこれを読み取る。

これによって割込信号が読み出された場合には、命令カ
ウンタをワークメモリＷＭにおける割込み処理プログラ
ムの記憶されているアドレスにジャンプさせ、割込信号
の内容に応じた割込み処理を行う。なお、割込み処理実
行中は自己の部分アドレス５００からの読出しは行わな
いが、これへの書込みは続ける。

命令実行部Ｐｕに対応した共通メモリＲＥＳの部分３ アドレスエリア５００には十分な記憶位置を用意するこ
とによって割込信号が喪失することなく確実に割込み処
理を行うことができ、また割込み処理プログラムを十分
な割込み処理機能をもたせることによって融通性のある
多重処理が可能となる。

端末装置から機能キャラクタが受信されると、これは入
出力部■０に対応する共通メモリＲＥＳの部分アドレス
エリア５００に蓄積されると同時に、命令実行部ＰＵに
対応する共通メモリＲＥＳの部分アドレスエリア５００
に割込信号が蓄積される。これによってキャラクタ単位
の伝送制御を行うことができ、割込みの頻度が多くなっ
てもこれらの割込みが喪失することはない。したがって
会話通信の頻度の激しいプログラミングなどを遠隔端末
によって行う場合にもとくに有利となる。ただし、回線
に送出する命令は、割込みとともに完了する形のもので
はなく、命令実行部ＰＵがのちに発行する命令によって
完了する形をとることによってキャラクタを失うことが
ないようにする必要がある。

４ 情報処理装置Ｓにおける多重処理は割込み処理プログラ
ムによって行われ、多くの項目からなるタスクテーブル
を管理している。タスクは時分割多重回線におけるチャ
ネルに相当するが、チャネルの場合のように周期的にタ
イムスロットを付与して多重処理するのではなく、割込
信号によってタスクテーブルの項目を参照することによ
って行う。つまり、割込み処理プログラムは割込信号を
読み取り、それに関連するタスクテーブルの項目を更新
し、入出力命令を実行していないタスクテーブルの項目
を探す。

このタスクテーブルには割込みによって中断されたプロ
グラムの命令カウンタの内容が記録されており、項目の
優先順位に従って割込処理プログラムの命令カウンタを
中断中のプログラムの命令カウンタに変更し、制御はそ
のプログラムに移行する。このように割込み処理プログ
ラムは入出力動作中の時間を他のタスクに有効利用する
役割を果す。

未実施例では、第６図に示すように、割込みりロック発
生回路ＲＴを有し、これは所定の周期、たとえば１〜２
秒ごとに割込みクロックを発生する。かりに割込クロッ
ク発生回路Ｒτがないとすると、上述のように制御が他
のプログラムに渡ってしまえば割込み信号が検出されな
いかぎりこれを管理することがんできなくなってしまう
。この場合の割込みはタスク項目の優先順位に無関係で
あるので、制御を待っているタスクが無視される可能性
がある０割込クロック゛発生回路ＲＴはこのような車前
を防！トするために所定の周期で割込信号を発生してい
る。

ところで従来のデータ伝送回線においては、遠隔端末に
多くのデバイスがある場合、これらのデバイスをポーリ
ングやセレクティングによって指定していた。とくに割
込みを必要とするデバイスがある場合は割込みキーを１
つのデバイスと同等の扱いとしていた。本実施例ではこ
のようなデバイスの区別はレジスタＲ１−Ｒ３，および
５ｔ−５３でつくられる論理的なチャネルに接続するこ
とによって実現され、伝送フレームんのフィールドの分
割を適切に選択するこによって任意にこれらのチャネル
をつくることができる。

回線りに接続される遠隔端末ＳＲ１〜ＳＲＨのうちの１
つをＳＲｉで代表して第１０図に示す。この端末は基本
的には情報処理装置Ｓと同様に構成されており、同様の
構成要素は同じ参照符号で示す。バス４００にはアダプ
タＡｔ−Ａ３を介して表示装置りおよびキーボードＫが
接続されている。アダプタＡ２は一般キャラクタ用であ
り、アダプタＡ３は割込み川であり、情報処理装置Ｓの
ブロックＲＥ、　ＦまたはＭなどに相当する。しかしこ
れらのブロックは一般に情報処理装置Ｓのブロックに比
較して処理ビット数、速度および記憶容量が小さくてよ
い。

回線りはこの実施例では２線式回線であり、回線終端装
ＮＤＣＥは変復調装置および２線・４線変換装置を有す
る。

本実施例では、誤り訂正機能として誤字と誤同期の自動
訂正を行っている。これはハードウェアの増加が少なく
して効果的である。伝送系の場合７ には他の場合と異なり長い伝送スパンを通して符号転送
が行われるので、このような自動訂正は誤り訂正頻度を
下げ、誤り訂正ルーチンの使用頻度を少なくすることに
よってこの種の回線を多重制御する処理負荷を増加させ
ないようにしている。

中央の情報処理装置とデータ通信回線との間で転送され
るデータは中央処理装置ＣＧのワークメモリＷＭおよび
インタフェースＳＲ［）　　（第６図）を介する。しか
し転送される情報内容が多い場合、たとえば一括処理の
結果を不在通信で情報処理装Ｈｓから転送するような場
合、これは中央処理装置ＣＣの動作と重複する形で行わ
れることが望ましい。

これによってワークメモリＷＭが長時間にわたって占有
されるのを防ぐことができる。

この場合、一括処理結果は一時記憶フアイル、たとえば
第６図のＦ、に一時記憶し、インタフェースＳＲＤを通
して通信回線に送出される。これもやはり共通メモリＲ
ＥＳを介して行われる。通信回線に対応する部分アドレ
スエリア５００にファ８ イルＦから書き込まれるときは書込みが速く進むので、
読出しアドレス５０２Ｒの指定する記憶位置に書込みが
追いついた時にファイルＦからの書込みを一旦停止する
。読出しは通信回線のデータ伝送速度で行われる。読出
しに応じて読出しアドレス５０２Ｒが歩進するとファイ
ルＦからの書込みが再開される。このようにして通信回
線への送出が行われる。ファイルＦの読出し、書込みク
ロックとの同期をとるために、ファイルＦの記録単位ご
とに読出し書込みを行い、そのデータを一時バッファに
保持する必要がある。これは１つのレコードを一様な速
度で入出力するために書込み順に読み出すためのバッフ
ァとは異なるものである。

誤り訂正のための自動再送は、伝送フレームの細分化さ
れた情報フィールドによって形成された複数の論理的な
伝送チャネルの１つで自動再送要求符号を転送すること
で行われる。たとえば第２図の実施例ではレジスタＲ２
およびＳ２のチャネルが自動再送要求のための逆方向チ
ャネルである。この例ではレジスタＲ３およびＳ３のチ
ャネルは発着信信号などのみならず割込み信号などの制
御符号の交換を行うチャネルである。

データ通信の論理的なリンクの確立は一般にＭＯ［ＩＥ
Ｍ　、音響結合器およびダイアル付電話機などによって
行われる。第１０図に示す終端装置Ｉ）ＣＥがたとえば
ＭＯＤＥＭとダイアル付電話機からなる場合、回ｌ！Ｌ
はループ回線である。これを端末ＳＲｉについて図示す
れば第１１図のようになる。

同図において、ループαはノーＦＴｉを介してループβ
Ｂに接続されている。このループβＢは終端装置ＤＣＥ
Ｂ、ループ回線Ｌ、終端装置ＤＣＥＡ、およびループβ
Ａを介して端末ＳＲｉ　としての端末装置ＤＴＨに接続
されている。これは論理的に双方向の伝送路の形となる
。ループαの伝送フレームは、ループαに接続されたノ
ードＴｉに割り当てられたスロットとループβＢに割り
当てられたスロットからなるフィールドがある。

ループα側各ブロックおよびループβＢ側の各ブロック
にはクロック源ＣＩＪから動作クロックがそれぞれリー
ド２０４および２０４Ｂを通して供給される。これら・
の動作クロックの周波数の比は、ループαおよびβＢの
伝送フレームの総ビット数の比に等しい。この場合再伝
送フレームの時間長は等しくなければならない。

１ ブロックＰＳＡ、ＳＲ＾、ＰＲＡ、およびＰＳＢ　、Ｓ
ＲＢ　、ＳＰＢは前述したノードＴｉの対応するブロッ
クＰＳ　、　ＳＲ、ＰＲにそれぞれ相当する。レジスタ
Ｒ１，Ｒ２，Ｒ３およびＳｔ、Ｓ２゜Ｓ３はループαお
よびβＢによって共用されている。したがってループβ
ＢからみればレジスタＲ１、Ｒ２，Ｒ３はシフトレジス
タＳＲＨに対する送信レジスタの役割をもち、レジスタ
Ｓｌ、Ｓ２．Ｓ３がシフトレジスタＳＲＨに対する受信
レジスタの役割もつ。シフトレジスタＳＲおよびＳＲＢ
はループαおよびβＢの伝送フレームのビット数に等し
いバッファ容量を有する。したがって、シフトレジスタ
ＳＲＢの容量はレジスタＳ１〜Ｓ３、Ｒ１−Ｒ３のビッ
ト数に等しいが、シフトレジスタＳＲはそれよりはるか
に大きくなる。したがって、シフトレジスタＳＲにはル
ープβＢのような回線をループαの伝送フレームビット
数をループβの伝送フレームビット数で割った数に等し
い回線数だけ収容できる。なお、その場合、ノードＴｉ
は第１図の通信制御装置Ｃと同様の共通制御機能を必要
とする。シフトレジスタＳＲとＳＲＢの転送のタイミン
グが一致しないようにする３ま ために、レジスタＳＲＢの多相クロック回路のリセット
線をシフトレジスタＳＲの多相クロック回路の第１相出
力に信号＠　ｅｏｏによって接続し、多相クロック回路
の動作位相を調整する。

同様に端末ＳＲｉ側においては、レジスタＰＲＢ　、　
ＳＲＢ　、　ＰＳＢに対応するレジスタＰＲＡ、ＳＲＡ
、ＰＳＡを有し、終端装置ＤＣＥＡは変復調装置を有し
、第３図について説明したブロックＣＬＫ、ＴＩ、Ｒ，
ＤＥＮなどを含むものである。またデータ端末ＩＩＴＥ
はレジスタＲ１〜Ｒ３，９１〜Ｓ３と同様の送受信レジ
スタＳＲＤ　、インタフェースＡｌ−Ａ３．表示装置Ｄ
、キーボードＫ、バス４００゜マルチプレクサＭＸ、中
央処理装置ＣＣ１および共通メモリＲＥＳなどを有し、
ループαに接続される他の端末と通信できるものである
。

回線りは公衆電話回線または無線通信回線であってよく
、これを終端する終端装置ＤＣＥ＾およびＤＣＥＢは変
復調や回線接続制御を行うものである。

したがって、ダイアルによって回線接続を要求する場合
は終端装置ＤＣＥＡで、またループαに接続されている
端末を呼び出す場合にはデータ端末ＤＴＥで行うことに
なる。

前述のように、ノードＴｉに複数の回線りが収容される
場合には、通信制御装置Ｃのような共通制御が行われる
が、その場合の構成は第６図に示す情報処理装置Ｓと同
様になる。その共通制御部は共通メモリＲＥＳを有−１
これにレジスタＰＲＢ、ＳＲＢ。

ＰＳＢの各フリップフロップの動作をするメモリエリア
を確保する。これらのメモリエリアは回線対応に確保さ
れ、中央処理装置ＣＣが実行するプログラムに応じて更
新され、ループαおよびβＢ側との入出力が行われる。

この処理は実時間クロックによる割込みによって行われ
、複数の回線について時分割多重処理される。通信制御
装置Ｃの中央処理装置ＣＣではこのような処理プログラ
ムの割込み待ち命令を実行し、つぎの実時間クロックが
入力されるまで待合せ状態になる。このクロックは信号
線６００によって供給され、その周波数は各回線の通信
速度に等しいか、またはその整数倍となる。

第１１図における回線りとそれに関連する終端装置ＩＩ
ＣＥＡおよびＤＣ，ＥＢは第１２図により詳しく示され
ている。終端装Ｍ　ＤＣＥＡおよび［１ＣＥＢはそれぞ
れ変調器ＭＯＩＩと、復調器ＤＥＮと、平衡結線網など
の２線・４線変換回路７００とからなる。２線０４線変
換回路７００は２線回線と４線回線とを相互に接続し、
平衡残による４線区間のリターンロスを最小にするもの
で、平衡度を上げるために４線区間での送受信号の相関
係数を最小とするように自動調整を行う制御機能を有す
る。

終端ブロックＴＢは、端末側すなわちＤＣＥＡ側では第
１１図に示すレジスタＰＲＡ、ＳＲＡ、ＰＳＡを含み、
情報処理装置側すなわちＤＣＥＢ側ではＰＳＢ、ＳＲＢ
、ＰＨ１などを含んでいる。終端装置ＤＣＥＡは電話機
の送受器ＰＨに接続され、送受器ＰＨをとってダイアル
する通常の発呼操作をすることにより公衆交換網Ｘを通
して構内情報処理装置側の終端装置［ＩＣＥＢを捕捉す
ることができる。これによって、終端装置ＤＣＥＨの変
調器ＮＯＤから送巾される変調波が送受器ＰＨを通して
聴取され、接続が確認される。

切替回路７０２および７０４は送受器ＰＨと変復調器５ ＭｏＤおよびＯＥＭとの切換えを行う回路であり、上述
の接続確認によって回線りを変復調器ＮＯＤおよびＯＥ
Ｍ側に接続する。つぎに端末装置ＤＴを操作することに
よってシフトレジスタ５ＲＤ（第６図）に相当する回路
の１つのチャネルに接続される。これはレジスタＲ３お
よびＳ３のチャネルを通して交換装置Ａおよび呼処理装
置りにおける交換処理によって行われる。

このような通信リンク°の確立から遊休状態に復旧する
までの状態遷移を第１３図に示す。

同図において端末装置における制御状態と発生事象に関
係する各状態との間の遷移関係が示され、Ｏ〜６までの
状態は端末装置によって会話形式の通信を行う場合の状
態遷移関係を示し、どの状態にあっても送受器ＰＨをオ
ンフックすることによって状態０に復帰することができ
る。また状態７〜１１は不在通信などの場合の一括送信
の状態遷移を示す。

会話通信を行わなければ、状態１にとどまって電話によ
る通話が可能であり、この場合の通話相６ 手はループα側ではなく他の電話加入者である。

状８１ではダイアルによってループα側に接続されるこ
とがあり、その場合、着呼側の変調器からの変調波を送
受器ＰＩ（で聞くことにより系を切替装置７０２および
７０４により変復調器ＭＯＤおよびＯＥＭ側に切り換え
る。これによって状態は１から２に移り、構内すなわち
ＰＢＸのダイアルを行い、情報処理装置との間でチャネ
ルが確立される。

情報処理装置側から使用者の操作を促す応答、すなわち
送信可信号を受信すると、状態は３に移る。以後、状態
４．５．６に示すように、その間の遷移線で示される操
作によって各状態を遷移する。

一方、端末を使用しない場合や、会話通信において情報
処理装置による一括処理を要求してその応答を待つ場合
などは、不在キーを操作してＯＮとすることによって不
在リセット状態７に移行する。そこで着呼があると不在
応答を準備する状態８に遷移し、自己診断を行う、自己
診断では端末装置の電源の投入や用紙の設定などの受信
準備が整っているか否かの診断を自動的に行う。

その結果、受信可であれば対応する制御符号を送信して
状態９に移行する。受信不能であればそれに対応する制
御符号を送出して不在リセット状態７に戻る。後者の場
合、中央の、たとえば情報処理装置Ｓ（第１図）では当
該タスクの優先度を下げ、他のタスクの処理に移る。中
央の情報処理装置Ｓでは当該端末からなんらかの制御応
答があるべき時間はこれを時間監視し、この間に受信可
信号が受信されなければ、受信不能の制御符号を受信し
た場合と同じ処理を行う。

状態９では端末装置は受信または受信待ちを行う。受信
したメツセージブロックが良好であればつぎのブロック
を要求する制御符号を送信して待合せ状態１１に移り、
不良であれば当該ブロックの再送を要求する制御符号を
返送して待合せ状態ｌＯに移る０本実施例では２つの待
合せ状態１０および１１があるので、吹送か再送かを要
求する信号自体の誤りをも区別することができる。中央
の情報処理装置では、メツセージブロック送信後および
後述のＥＮＱ符号符号送信部間監視を行い、端末から吹
送か再送かについての制御符号の受信を監視する。この
間に応答がなければ、間合せ符号ＥＮＱをレジスタＳ３
およびＲ３のチャネルで送出するなどの処置を行う。端
末装置側ではＥＮＱ符号を受けると、状８１Ｏか１１か
に応じて再送または吹送を行う。状態１０および１１に
おいてブロックの受信が開始されれば受信状態９に移行
する。

これらの各状態からキャリア断によって不在リセット状
態７に復帰して通信を終了する。

共用性の少ない端末装置では不使用状態では電源を断に
することがある。たとえば状態０、ｌおよび７にあって
は電源は断の状態にあってよい。

電源ＯＮの状態でしか動作しない処理部においては、状
態３以外の状態を区別して取り扱う。たとえば電源ＯＦ
Ｆのときは不在キーの操作の有無、オフフックか否かに
よってこれらの状態を区別し。

着呼および変復調器側への切換えによって電源を投入す
る。これによって、タイマが起動され、こ９ れがタイムアウトすると状態識別レジスタを状態２また
は８にセットする。これは不在キーと電話機フックの状
態に応じて、不在応答状態８かＰＢＸダイアル可状態２
に移行する。

端末装置や中央の情報処理装置は第１３図に示す状態遷
移をとるが、中央の情報処理装置では通信チャネル対応
に多重処理で状態を管理する。つまり、状態の管理は通
信チャネルごとのみならず、タスク、つまり作業ごとに
も行われる。たとえば１つの通信端末装置で複数のタス
クが行われることを許すシステムでは、チャネルとタス
クが１対１に対応せず、状態管理は通信チャネル対応で
はなく、通信チャネルのタスクごとに定義しなければな
らない。したがって、第１３図の状態遷移をチャネルご
とに規定したチャネルテーブルと、タスクごとに規定し
たチャネルテーブルの２つのテーブル、すなわち状態表
示が設けられている。

したがって第１３図の状態遷移は、１つのタスクの状態
遷移と考えられるとともに、１つのチャネルの状態遷移
とも考えられる。

０ たとえば１つの端末装置を２名の渚で使用したり、異な
る２つのタスクを部分的に並行して行う場合には、チャ
ネルテーブルの１つの項目について２つまたはそれ以上
のタスクが発生することがある。たとえば１つのタスク
で一括処理に処理をまわしたのち、同じ端末装置におい
て他の１つタスクで会話通信を行っていることがある。

その間に一括処理が完了し、その結果を送信できる状態
になる。本実施例では端末装置を使用しているタスクが
終了次第、一括処理結果をその端末に転送する。

これは中央の情報処理装置において前述のチャネルテー
ブルとタスクテーブルを参照することによって管理され
る。チャネルテーブルとタスクテーブルの更新や保存は
前に説明した割込み処理プログラムの制御の下で機能す
るオペレーティングシステムによって実行される。この
オペレーティングシステムは通信制御プログラムや他の
サービスプログラムを含む０通信制御プログラムはチャ
ネルテーブルの各項目が第１１図に示す状態遷移を満足
するような制御、処理を行う。オペレーティングシステ
ムの他の機能はチャネルテーブルおよびタスクテーブル
の両方を参照し、またこれらの処理更新を行う。より詳
細には、たとえば、ある一括処理のタスクについて一括
処理が終了すると、タスクテーブルにおいてその項目が
使用しているチャネルを識別し、そのチャネルテーブル
を索引してそのチャネルを利用している他のタスクを知
る。これらのタスクの中で現在その端末装置を使用して
いるものがなければ一括処理を終了したタスクについて
この端末にアクセスする。これによってその一括処理結
果をその端末に送ることができる。

廟−一１ 本発明によれば、記憶された順序で読出されるように処
理装置のメモリのアドレスが連結され、その読出しおよ
び書込みを巡回的に行うことのできるバス回路によって
、多数の装置が並列に多重動作することができる融通性
のある情報処理システムが実現される。たとえばプログ
ラミングなどのキャラクタ交換の頻度の高いデータ伝送
でも、伝送キャラクタが喪失することなく利用効率のよ
いデータ伝送を行うことができる。したがってトラヒッ
クの高い通信回線が多数収容された通信システムでも信
頼性の高い通信処理が実現される。

【図面の簡単な説明】

第１図は本発明によるデータ通信方式を適用した通信シ
ステムの例を示すブロック図、第２図は第１図の通信シ
ステムで使用される伝送フレームのフォーマット構成例
を示す図、第３図は第１図に示すノードの詳細な構成例
を示すブロック図、 第４図はノードとディジタルデータ交換網とのインタフ
ェース部分の構成例を示すブロック図、 第５図は通信制御装置とポイン）−ツー囃ポイント端末
装置との接続を示すブロック図、第６図は第１図におけ
る中央の情報処理装置の詳細な構成例を示すブロック図
、 ３ 第７図は第６図に示す中央処理装置の構成例を示すブロ
ック図、 第８図は情報処理装置における共通メモリの具体的な構
成例を示すブロック図、 第９図は共通メモリにおける部分アドレスエリアの一部
を示すメモリ構成図、 第１θ図は端末装置の構成例を示すブロック図、 第１１図はポイント・ツー・ポイント回線に接続される
端末の構成例を示すブロック図、第１２図はループ回線
と端末装置の接続部を示すブロック図、 第１３図はチャネルおよびタスクの状態遷移制御の例を
示す状態遷移図である。 １　　の　　　　の６ Ａ９０．交換装置 Ｃ００６通信制御装置 ＣＣ，、、中央処理装置 ＣＩ、Ｃ２，、比較回路 団００．入出力部 ４ ＭＡＳ、、、マスク回路 ＭＷ、、、主記憶部 ｐｕ、、、命令実行部 ＲＥＳ、、、共通メモリ Ｒ１，Ｒ２，、アドレスレジスタ Ｓ８０．情報処理装置 ＳＲｉ、、、端末装置 Ｔｉ００．ノード ■００．ワークメモリ １００、、、通信情報部 １０４、、、制御情報部 ４４５、、、加算回路 ５００、、、部分アドレスエリア ５０２Ｒ，、読出しアドレス ５０２Ｗ、　、書込みアドレス 特許出願人　　株式会社リコー −〜の９ ０ 寸 ２３７− 第１１図 −２３８−

Claims (1)

1. 【特許請求の範囲】 周辺装置および処理装置を含む複数の装置の相互間で共
   通の記憶装置を介してデータの転送を行うバス回路にお
   いて、 前記記憶装置は、書き込んだ順序で命令が読み出される
   ように記憶位置のアドレスが巡回的に連結された記憶領
   域を含み、 該記憶領域は前記複数の装置に対応して複数段けられ、
   各記憶領域は前記命令を読み出す記憶位置のアドレスを
   指定する読出しアドレスを蓄積する第１の領域、および
   該命令を書き込む記憶位置のアドレスを指定する書込み
   アドレスを蓄積する第２の領域を含み、 該バス回路は、前記書込みアドレスと読出しアドレスと
   を比較する第１の比較回路と、該読出しアドレスから１
   を引いた値と該書込みアドレスとを比較する第２の比較
   回路と、第１の比較回路が前記書込みアドレスと読出し
   アドレスの一致を検出したときは該書込みアドレスの歩
   進を停止トさせ、第２の比較回路が前記読出しアドレス
   から１を引いた値と該書込゛みアドレスの一致を検出し
   たときは該記憶領域への書込みを停止させる制御回路と
   を含むことを特徴とするバス回路。