JPS5914902B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5914902B2 JPS5914902B2 JP49135708A JP13570874A JPS5914902B2 JP S5914902 B2 JPS5914902 B2 JP S5914902B2 JP 49135708 A JP49135708 A JP 49135708A JP 13570874 A JP13570874 A JP 13570874A JP S5914902 B2 JPS5914902 B2 JP S5914902B2
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- JP
- Japan
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- insulating film
- transistor
- gate
- substrate
- manufacturing
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し特に、同一半導体
基板内に異なる閾値電圧を有するシリコンゲート型電界
効果トランジスタを同時に形成する半導体装置の製造方
法に関するものである。
基板内に異なる閾値電圧を有するシリコンゲート型電界
効果トランジスタを同時に形成する半導体装置の製造方
法に関するものである。
導体一絶縁膜−半導体(MIS)構造を有した半導体装
置に於て、同一半導体基板内に異なる閾値電圧をもつト
ランジスタを構成した装置は、一様な閾値電圧を有した
トランジスタで構成した装5 置に較べて機能的効果を
増大させることが可能となる。一般に、MIS構造を有
したトランジスタの閾値電圧は、基板半導体の結晶面と
不純物濃度、ゲート絶縁膜の材質とその膜厚、ゲート電
極の材質、ゲート絶縁膜中の電荷、基板−絶縁膜の界面
10状態等の要因に依つて一義的に決定される。従つて
、同一半導体基板内に異なる閾値電圧をもつトランジス
タを形成するには、上述の要因を選択的に制御しなけれ
ばならない。従来、同一半導体基板内に選択的に閾値電
圧の異なるトランジスタを15構成するには、複雑な方
法が採られておわ、その為、閾値電圧の制御が難しく、
信頼性や歩留りを低下させていた。特に、同−半導体基
板内で基板−絶縁膜の界面状態を選択的に制御すること
は困難であつた。ク0 本発明の目的は複雑な方法を用
いることなく、容易に同−半導体基板内に異なる閾値電
圧を有するトランジスタを選択的に構成することが可能
な半導体装置の製造方法を提供することである。
置に於て、同一半導体基板内に異なる閾値電圧をもつト
ランジスタを構成した装置は、一様な閾値電圧を有した
トランジスタで構成した装5 置に較べて機能的効果を
増大させることが可能となる。一般に、MIS構造を有
したトランジスタの閾値電圧は、基板半導体の結晶面と
不純物濃度、ゲート絶縁膜の材質とその膜厚、ゲート電
極の材質、ゲート絶縁膜中の電荷、基板−絶縁膜の界面
10状態等の要因に依つて一義的に決定される。従つて
、同一半導体基板内に異なる閾値電圧をもつトランジス
タを形成するには、上述の要因を選択的に制御しなけれ
ばならない。従来、同一半導体基板内に選択的に閾値電
圧の異なるトランジスタを15構成するには、複雑な方
法が採られておわ、その為、閾値電圧の制御が難しく、
信頼性や歩留りを低下させていた。特に、同−半導体基
板内で基板−絶縁膜の界面状態を選択的に制御すること
は困難であつた。ク0 本発明の目的は複雑な方法を用
いることなく、容易に同−半導体基板内に異なる閾値電
圧を有するトランジスタを選択的に構成することが可能
な半導体装置の製造方法を提供することである。
以下図面を用いて本発明を詳細に説明する。第ク51図
a−eぱ本発明に適した製造方法を工程順に示した図で
、第1図e’、e〃はe(7)A−A′、B−B’の各
断面図を示す。まず、適当な半導体基板1(例えばPチ
ャンネルならN形不純物の基板をNチャンネル型ならP
■0 形不純物の基板)を選択し、その上面に絶縁膜2
を1.0μ程度を被着し、通常の写真蝕刻技術で所定の
絶縁膜2を除去するao次に、ゲート絶縁膜3となるべ
き絶縁膜を0.1μ程度設け、その上層に多結晶シリコ
ン4を被着し、ゲート電極となる■5 べき多結晶シリ
コン4を残し、他を除去するbo多結晶シリコン4によ
つて自己整合的に、ゲート絶縁膜3を蝕刻し、次にソー
ス、ドレインとなる拡散領域5を形成する為と多結晶シ
リコン4を導電体にする為に、基板不純物と逆の形の不
純物を拡散するC。
a−eぱ本発明に適した製造方法を工程順に示した図で
、第1図e’、e〃はe(7)A−A′、B−B’の各
断面図を示す。まず、適当な半導体基板1(例えばPチ
ャンネルならN形不純物の基板をNチャンネル型ならP
■0 形不純物の基板)を選択し、その上面に絶縁膜2
を1.0μ程度を被着し、通常の写真蝕刻技術で所定の
絶縁膜2を除去するao次に、ゲート絶縁膜3となるべ
き絶縁膜を0.1μ程度設け、その上層に多結晶シリコ
ン4を被着し、ゲート電極となる■5 べき多結晶シリ
コン4を残し、他を除去するbo多結晶シリコン4によ
つて自己整合的に、ゲート絶縁膜3を蝕刻し、次にソー
ス、ドレインとなる拡散領域5を形成する為と多結晶シ
リコン4を導電体にする為に、基板不純物と逆の形の不
純物を拡散するC。
その後、例えば気相成長法などを用いて、二酸化シリコ
ン膜などの絶縁膜6を被着するD。所定の箇所にこの絶
縁膜6に接続の為のコンタクト穴を設ける。次に、ソー
ス,ドレインとなる拡散領域5とゲート電極の多結晶シ
リコン4に電気的に接続し、絶縁膜6を介して、上層に
配線として使用すべき金属膜7を被着させ、写真蝕刻法
で所定部分を残す。この所までの製造方法は、従来知ら
れているシリコンゲート型電界効果トランジスタを含む
半導体装置の製法と同様であるが、本発明ではここで使
用する金属膜7に、純金属を用いるのではなく、極く微
量の不純物を含んだ金属を、基板−ゲート絶縁膜界面状
態を変化させて閾値電圧を変えたいトランジスタのゲー
ト多結晶シリコン領域の上部に絶縁膜6を介して被覆さ
せる。第1図e′,e〃は平面図eの断面図であわ、e
′は金属7を被覆させたもの、e〃は金属を被覆させな
い部分の断面を示している.すなわちeはこの両者を同
じトランジスタ内に形成したところの平面図を示してい
る。ここで、第1図eの状態で金属膜7と拡散領域5及
び多結晶シリコン4との電気的接続を行なう為に、ある
雰囲気中で適当な温度条件で熱処理を行なう。
ン膜などの絶縁膜6を被着するD。所定の箇所にこの絶
縁膜6に接続の為のコンタクト穴を設ける。次に、ソー
ス,ドレインとなる拡散領域5とゲート電極の多結晶シ
リコン4に電気的に接続し、絶縁膜6を介して、上層に
配線として使用すべき金属膜7を被着させ、写真蝕刻法
で所定部分を残す。この所までの製造方法は、従来知ら
れているシリコンゲート型電界効果トランジスタを含む
半導体装置の製法と同様であるが、本発明ではここで使
用する金属膜7に、純金属を用いるのではなく、極く微
量の不純物を含んだ金属を、基板−ゲート絶縁膜界面状
態を変化させて閾値電圧を変えたいトランジスタのゲー
ト多結晶シリコン領域の上部に絶縁膜6を介して被覆さ
せる。第1図e′,e〃は平面図eの断面図であわ、e
′は金属7を被覆させたもの、e〃は金属を被覆させな
い部分の断面を示している.すなわちeはこの両者を同
じトランジスタ内に形成したところの平面図を示してい
る。ここで、第1図eの状態で金属膜7と拡散領域5及
び多結晶シリコン4との電気的接続を行なう為に、ある
雰囲気中で適当な温度条件で熱処理を行なう。
この際、金属膜7の被覆していない領域の基板一ゲート
絶縁膜界面状態は、雰囲気や温度の熱処理条件に依存し
て決定される。一方、金属膜7の被覆した領域の基板−
ゲート絶縁膜界面状態は金属膜7中に含まれている極く
微量の不純物が、この熱処理条件に於て、作用を及ぼし
、金属膜7の被覆していない領域と異つた状態にする。
したがつて、金属膜7が被覆しているか否かに依つて閾
値電圧の異つたトランジスタを得ることが出来るのであ
る。本発明は、以上の事を特徴とするもので、通常のシ
リコンゲート構造の製造方法を用いる事に依つて、金属
膜を被覆させるか否かで容易に、マスク工程を多くする
ことなく選択的に閾値電圧を決定することが出来る。
絶縁膜界面状態は、雰囲気や温度の熱処理条件に依存し
て決定される。一方、金属膜7の被覆した領域の基板−
ゲート絶縁膜界面状態は金属膜7中に含まれている極く
微量の不純物が、この熱処理条件に於て、作用を及ぼし
、金属膜7の被覆していない領域と異つた状態にする。
したがつて、金属膜7が被覆しているか否かに依つて閾
値電圧の異つたトランジスタを得ることが出来るのであ
る。本発明は、以上の事を特徴とするもので、通常のシ
リコンゲート構造の製造方法を用いる事に依つて、金属
膜を被覆させるか否かで容易に、マスク工程を多くする
ことなく選択的に閾値電圧を決定することが出来る。
次に、実施例として、Pチヤンネルシリコンゲート型電
界効果トランジスタの作成例を述べる。
界効果トランジスタの作成例を述べる。
まず不純物濃度1015cTn−3のN型く100〉シ
リコン基板に、ゲート絶縁膜として、熱酸化に依つて二
酸化シリコン膜を約1000′A形成し、さらにシリコ
ン窒化膜を形成しゲート電極として用いる多結晶シリコ
ン膜を約5000′A気相成長させ、ゲート電極領域を
形成し、自已整合的にゲート絶縁膜を決定し、不純物と
してホウ素を1019?−3拡散し、ソースドレイン領
域を形成する。その後、気相成長法に依つて、二酸化シ
リコン膜を形成し、所定の箇所に穴を穿つ。次に、水素
を微量に含む金属アルミニウムを蒸着し、第1図eの平
面図に示したような形状に、アルミニウムを選択した。
その後、450℃窒素ガス雰囲気中で熱処理を行なつた
。ここで、金属アルミニウム中に含まれた水素が、この
熱処理条件に於て、窒素雰囲気中でありながら水素雰囲
気中で処理されたのと同様に、基板−ゲート絶縁膜界面
状態を変化させる作用をする。その結果、アルミニウム
がゲート領域に被覆したトランジスタの閾値電圧は1.
2Vになり、アルミニウムの被覆していないゲート領域
のトランジスタの閾値電圧は−1.8Vを得た。第1図
eに示した平面図に於てアルミニウムの被覆したトラン
ジスタをT,lとし、被覆していないトランジスタをT
r2とした時の、ゲートとドレインを結線し、基板とソ
ースを結線した回路を第2図aに示してある。
リコン基板に、ゲート絶縁膜として、熱酸化に依つて二
酸化シリコン膜を約1000′A形成し、さらにシリコ
ン窒化膜を形成しゲート電極として用いる多結晶シリコ
ン膜を約5000′A気相成長させ、ゲート電極領域を
形成し、自已整合的にゲート絶縁膜を決定し、不純物と
してホウ素を1019?−3拡散し、ソースドレイン領
域を形成する。その後、気相成長法に依つて、二酸化シ
リコン膜を形成し、所定の箇所に穴を穿つ。次に、水素
を微量に含む金属アルミニウムを蒸着し、第1図eの平
面図に示したような形状に、アルミニウムを選択した。
その後、450℃窒素ガス雰囲気中で熱処理を行なつた
。ここで、金属アルミニウム中に含まれた水素が、この
熱処理条件に於て、窒素雰囲気中でありながら水素雰囲
気中で処理されたのと同様に、基板−ゲート絶縁膜界面
状態を変化させる作用をする。その結果、アルミニウム
がゲート領域に被覆したトランジスタの閾値電圧は1.
2Vになり、アルミニウムの被覆していないゲート領域
のトランジスタの閾値電圧は−1.8Vを得た。第1図
eに示した平面図に於てアルミニウムの被覆したトラン
ジスタをT,lとし、被覆していないトランジスタをT
r2とした時の、ゲートとドレインを結線し、基板とソ
ースを結線した回路を第2図aに示してある。
そして、その電流一電圧特性は、第2図bの点線に示す
Trl+Tr2の特性になる。この複合トランジスタは
、アルミニウムを全く被覆させないものに較べて相互コ
ンダクタンスが改善されている。この構造のトランジス
タはTrlとTr2の重ね合わせの電流一電圧特性を示
している。そこで、TrlやTr2のチヤンネル長や幅
をそれぞれ変化させることに依つて、閾値電圧の差異で
任意の特性を持つたトランジスタが得られた。さらに他
の実施例を第3図に示す。
Trl+Tr2の特性になる。この複合トランジスタは
、アルミニウムを全く被覆させないものに較べて相互コ
ンダクタンスが改善されている。この構造のトランジス
タはTrlとTr2の重ね合わせの電流一電圧特性を示
している。そこで、TrlやTr2のチヤンネル長や幅
をそれぞれ変化させることに依つて、閾値電圧の差異で
任意の特性を持つたトランジスタが得られた。さらに他
の実施例を第3図に示す。
第3図aはインバータ回路であジ、bはその回路を実現
した平面図である。図中Tr3は負荷トランジスタで、
Tr4は閾値電圧を低くしてある駆動トランジスタであ
る。bに示す様に駆動トランジスタTr4にアルミニウ
ム7を被覆させてある。このアルミーウムの被覆方法は
、インバータ回路に於ける電源配線として用いるアルミ
ニウムの一部がゲート領域の上部に被覆させてある。一
方、負荷トランジスタTr3のゲート領域にはアルミニ
ウムを被覆させていない。結局、このインバータは負荷
トランジスタの閾値電圧が−1.8Vに、駆動トランジ
スタの閾値電圧が−1.2Vになり、異つた閾値電圧を
持つている。そこで、このインバータの入出力特性を第
3図cに示す。駆動トランジスタTr4にアルミニウム
7が被覆していない場合はイのような特性を示すが、こ
のbのような構造のインバータは口の様な特性になる。
本発明に依つて、入出力特性が向上し、出力の高レベル
(Pチヤンネルに於て)に余裕のある動作が得られた。
本発明の他の実施例として、アルミニウムを閾値電圧を
低下させようと思うトランジスタのゲート領域に被覆さ
せる方法として、第4図aのようにアルミニウムを独立
して被覆させるとか、bの様に出力アルミニウム配線の
一部を用いるとか、cのように他の配線を被覆に使用す
る事は、全て本発明の言及するところである。また、ゲ
ート絶縁膜を適当に選択し、本発明と併用して閾値電圧
を調整することは可能である。
した平面図である。図中Tr3は負荷トランジスタで、
Tr4は閾値電圧を低くしてある駆動トランジスタであ
る。bに示す様に駆動トランジスタTr4にアルミニウ
ム7を被覆させてある。このアルミーウムの被覆方法は
、インバータ回路に於ける電源配線として用いるアルミ
ニウムの一部がゲート領域の上部に被覆させてある。一
方、負荷トランジスタTr3のゲート領域にはアルミニ
ウムを被覆させていない。結局、このインバータは負荷
トランジスタの閾値電圧が−1.8Vに、駆動トランジ
スタの閾値電圧が−1.2Vになり、異つた閾値電圧を
持つている。そこで、このインバータの入出力特性を第
3図cに示す。駆動トランジスタTr4にアルミニウム
7が被覆していない場合はイのような特性を示すが、こ
のbのような構造のインバータは口の様な特性になる。
本発明に依つて、入出力特性が向上し、出力の高レベル
(Pチヤンネルに於て)に余裕のある動作が得られた。
本発明の他の実施例として、アルミニウムを閾値電圧を
低下させようと思うトランジスタのゲート領域に被覆さ
せる方法として、第4図aのようにアルミニウムを独立
して被覆させるとか、bの様に出力アルミニウム配線の
一部を用いるとか、cのように他の配線を被覆に使用す
る事は、全て本発明の言及するところである。また、ゲ
ート絶縁膜を適当に選択し、本発明と併用して閾値電圧
を調整することは可能である。
【図面の簡単な説明】
第1図a−eは本発明の一実施例を工程順に示す図で、
E7及びe〃はe<7)A−A′及びB−B′断面図、
第2図aは第1図eの等価回路図、第2図bは同じくそ
の特性曲線を示す図、第3図は本発明の他の実施例を示
す図でaは等価回路図、bは平面図、Cは特性曲線を示
す図、第4図a〜。 は本発明の他の実施例を示す図である。図に訃いて、1
は基板、2,6は絶縁膜、3はゲート膜、4は多結晶シ
リコン、5はソース及びドレイン拡散領域、7は金属膜
を示す。
E7及びe〃はe<7)A−A′及びB−B′断面図、
第2図aは第1図eの等価回路図、第2図bは同じくそ
の特性曲線を示す図、第3図は本発明の他の実施例を示
す図でaは等価回路図、bは平面図、Cは特性曲線を示
す図、第4図a〜。 は本発明の他の実施例を示す図である。図に訃いて、1
は基板、2,6は絶縁膜、3はゲート膜、4は多結晶シ
リコン、5はソース及びドレイン拡散領域、7は金属膜
を示す。
Claims (1)
- 1 半導体基板内に同じ導電型のチャンネルを有する第
1および第2の電界効果トランジスタを含む半導体装置
の製造方法において、ゲート絶縁膜を介してシリコンゲ
ート電極を形成した後、水素を含んだ金属膜を前記第1
および第2のトランジスタのうち第2のトランジスタを
除く第1のトランジスタのシリコンゲート電極上に絶縁
膜を介して設ける工程と、しかる後、熱処理を行う工程
とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49135708A JPS5914902B2 (ja) | 1974-11-25 | 1974-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49135708A JPS5914902B2 (ja) | 1974-11-25 | 1974-11-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5161270A JPS5161270A (ja) | 1976-05-27 |
| JPS5914902B2 true JPS5914902B2 (ja) | 1984-04-06 |
Family
ID=15158016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49135708A Expired JPS5914902B2 (ja) | 1974-11-25 | 1974-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914902B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3293731A1 (en) | 2016-09-12 | 2018-03-14 | Onkyo Corporation | Video processing device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558682U (ja) * | 1978-10-13 | 1980-04-21 | ||
| JPS582062A (ja) * | 1981-06-26 | 1983-01-07 | Seiko Epson Corp | Cmos集積回路の製造方法 |
-
1974
- 1974-11-25 JP JP49135708A patent/JPS5914902B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3293731A1 (en) | 2016-09-12 | 2018-03-14 | Onkyo Corporation | Video processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5161270A (ja) | 1976-05-27 |
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