JPS5826669B2 - ゼツエンゲ−トガタ ｆｅｔ - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置特に絶縁ゲート型ＦＥＴに関する。

最近、絶縁ゲート型ＦＥＴを含む集積回路において、低
消費電力化および高速化を実現するために、ＭＩＳトラ
ンジスタの閾値電圧の絶対値をできる限り低減すること
が要求されている。

周知のように、ＭＩＳトランジスタの閾値電圧は理論的
には半導体基板の比抵抗、ゲート絶縁膜の膜厚、ゲート
金属の種類、絶縁膜中の電荷の少ない製造方法、界面電
荷を減少させる製造条件などの諸因子により制御できる
はずであるが、実際には素子の製造技術や半導体基板の
比抵抗のばらつきにより制御が難かしい。

したがって、現在実用化されている方法はイオン注入に
よるチャンネル領域の不純物濃度の制御および複合構造
のゲート絶縁膜（例えば５ｉ０２＋Ａｌ２Ｏ３，ＳｉＯ
２＋５ｉ３Ｎ４）の使用などのきわめて少種類のものに
限られている。

しかも、上記イオン注入により闇値電圧を制御する場合
には、イオン注入によって生ずる単結晶基板の格子欠陥
や放射線損傷などにより長時性のＭＩＳトランジスタを
再現性よく製造できない、イオン注入法では比較的太き
７Ｓ装置内を高真空にする必要があるので、作業性が良
くない、装置がきわめて高価である、などの欠点がある
。

また、複合構造のゲート絶縁膜を用いる場合には、熱酸
化法により薄いゲート酸化膜を形成した後、その上に気
相成長法により窒化シリコン膜またはアルミナ膜等を形
成して複合構造にするが、この複合膜の性質および膜厚
の制御がむづかしく、所望規格の闇値電圧を再現性よく
得ることができないという欠点がある。

本発明の目的はかかる欠点の多い従来技術に代り、半導
体基板とゲート絶縁膜の界面電荷を著しく減少せしめる
ことにより閾値電圧を低下しうる絶縁ゲート型ＦＥＴを
提供することである。

以下、実施例に基づき図面を参照して本発明の詳細な説
明する。

図は本発明をＮ型単結晶シリコン基板を用いたＭＯＳト
ランジスタに実施した場合の製造工程を示す断面図であ
る。

まず、比抵抗５Ω・はのＮ型単結晶シリコン基板１上に
熱酸化により厚さ１μのシリコン酸化膜２を形成し、こ
のシリコン酸化膜２に通常のホトエツチング技術により
不純物拡散用窓３および４を設けた後、ボロン拡散を行
ってＦのソース領域５およびドレイン領域６を形成する
（図ａ）。

つぎに、前記基板のゲート領域上のシリコン酸化膜を除
去し、該基板全面に厚さ５００人の多結晶シリコン膜７
を形成する（図ｂ）。

この多結晶シリコン膜７は、前記基板に５ＩＨ４とＮ２
との混合ガスを送り、６５０℃の温度により熱分解させ
ることにより形成される。

つぎに、前記基板を酸化雰囲気中で加熱して前記多結晶
シリコン膜７を全部酸化して厚さ１０００人のゲート酸
化膜８を形成する（図Ｃ）。

さらに必要に応じてＰＳＧ膜の被着等による安定化処理
を行う。

しかる後、ホトエツチング技術により前記ゲート酸化膜
８にソースおよびドレイン電極を取出すためのコンタク
トホール９および１０を形成し該基板全面にＡＩ等の電
極材料を蒸着し、ついで前記蒸着膜をホトエツチング技
術によりパターン化してソース、ドレインおよびゲート
の電極配線１１゜１２および１３を行なってＰチャンネ
ルＭＯＳトランジスタを完成する（図ｄ）。

本発明によれば、ゲート酸化膜が多結晶シリコンの酸化
により形成されるため、多結晶シリコン中の酸素の拡散
が単結晶シリコン中のそれに比較して非常に速いことか
ら、単結晶シリコンの熱酸化によりゲート酸化膜を形成
する場合のように単結晶シリコン基板とゲート酸化膜の
界面近傍に酸素空位が発生することがないので、前記界
面におけるＳｔｉ等の正電荷をきわめて少なくすること
ができ、閾値電圧を界面電荷の減少という面から低下さ
せることができる。

すなわち、上記実施例により得られたＭＯＳトランジス
タの閾値電圧は１■であり、単結晶シリコンの熱酸化に
よりゲート酸化膜を形成した場合の閾値電圧−２■に比
較してその絶対値を１■も低減することができた。

しかもこの−１■という値は、前記のきわめて欠点の多
い従来法、すなわちイオン注入によりチャンネル領域の
不純物濃度を制御する方法および複合構造のゲート絶縁
膜を使用する方法により製造されたトランジスタの閾値
電圧に比較して伺ら遜色のないものである。

また、本発明によれば、前記界面における正電荷がきわ
めて少なくなるので、従来方法による正電荷の多い場合
に比較してドレイン側での空乏層の伸びが長くなり、ド
レイン耐圧を向上させることができる。

例えば、上記実施例によるＭＯＳトランジスタのドレイ
ン耐圧は一４０Ｖであり、従来方法による場合の耐圧−
３０ＶよりもＩＯＶも改善された。

さらに、本発明によれば、チャンネルを流れるキャリア
が前記界面の正電荷の影響によるいわゆるクーロン散乱
を起しにくくなるので、キャリアの移動度を増加させる
ことができる。

上記実施例においても、従来方法の場合に比較してキャ
リア移動度を約３０％向上させることができた。

また、本発明においては、基板上に形成された多結晶シ
リコンを酸化してゲート酸化膜とするのであるから、従
来方法の単結晶シリコン基板を熱酸化してゲート酸化膜
を形成する場合と異なり、基板とゲート酸化膜の境界に
おける不純物の偏析現象が起らないので、ロフト間のば
らつきの少ない低閾値電圧のＭＯＳトランジスタを製造
することができる。

なお、上記の実施例では本発明をＮ型半導体基板に実施
した場合について説明したが、Ｐ型半導体基板に実施し
ても同様の効果が得られることは勿論である。

また、前記多結晶シリコンの熱酸化膜上に、さらに窒化
シリコン膜またはアルミナ膜などを積層して複合構造の
ゲート絶縁膜とすることもでき、この場合には閾値電圧
をさらに低くすることが可能である。

また、本発明に公知のシリコンゲート構造を併用しても
やはり上記同様の効果が期待できる。

以上詳細に説明したように、本発明は、ゲート絶縁膜が
基板上に設けられた多結晶シリコンの酸化により形成さ
れるので、半導体基板とゲート絶縁膜界面の電荷減少の
面から閾値電圧を低下させることができ、従来の製造上
欠点の多い技術を一切使用することなく、きわめて良好
な特性が得られるので、集積回路に実施してその低消費
電力化および高速化に卓効を奏するものである。

【図面の簡単な説明】

図は本発明をＮ型単結晶シリコン基板を用いたＭＯＳト
ランジスタの製造方法に実施した場合の製造工程を示す
断面図である。 １・・・・・・Ｎ型単結晶シリコン基板、２・・・・・
・シリコン酸化膜、３および４・・・・・・不純物拡散
用窓、５・・・・・・ソース領域、６・・・・・・ドレ
イン領域、７・・・・・・多結晶シリコン膜、８・・・
・・・ゲート酸化膜、９および１０・・・・・・コンタ
クトホール、１１，１２および１３・・・・・・それぞ
れソース、ドレインおよびゲートの電極配線。

Claims (1)

【特許請求の範囲】
1. １ 単結晶シリコン基板上に多結晶シリコンの熱酸化膜
   からなるゲート絶縁膜を設けたことを特徴とする絶縁ゲ
   ー ト型ＦＥＴ。