JPS59123321A - スイツチ回路 - Google Patents
スイツチ回路Info
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- JPS59123321A JPS59123321A JP57233563A JP23356382A JPS59123321A JP S59123321 A JPS59123321 A JP S59123321A JP 57233563 A JP57233563 A JP 57233563A JP 23356382 A JP23356382 A JP 23356382A JP S59123321 A JPS59123321 A JP S59123321A
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- JP
- Japan
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- transistor
- conduction
- power supply
- switch circuit
- controlled
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/10—Modifications for increasing the maximum permissible switched voltage
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばチープレコーグの録音用スイッチと
して用いられるアナログスイッチ回路に関するもので、
特にスイッチのオフ状態時に入力側に大振幅信号が印加
されるものに使用されるものである。
して用いられるアナログスイッチ回路に関するもので、
特にスイッチのオフ状態時に入力側に大振幅信号が印加
されるものに使用されるものである。
一般に、テープレコーダの録音用スイッチに用いられる
スイッチ回路は、スイッチのオフ状態時に信号入力端に
大振幅信号か供給されるため、正負側電圧に対して高い
耐圧が要求されている。第１図はテープレコーダの録音
再生用スイッチ回路付近の構成を概略的に示すもので、
図において、１１は磁気ヘッド、１２は録音用アンプ、
１３は再生用ノリアンプ、１４は磁気ヘッド１ノのバイ
アス用の発振器、１５は磁気テープＳＷ＋ ｒ ＳＷ
２はスイッチ回路、ＣＩ ＋ Ｃ２＋０３はカップリ
ング用のコンデンサ、Ｒ１は抵抗である。
スイッチ回路は、スイッチのオフ状態時に信号入力端に
大振幅信号か供給されるため、正負側電圧に対して高い
耐圧が要求されている。第１図はテープレコーダの録音
再生用スイッチ回路付近の構成を概略的に示すもので、
図において、１１は磁気ヘッド、１２は録音用アンプ、
１３は再生用ノリアンプ、１４は磁気ヘッド１ノのバイ
アス用の発振器、１５は磁気テープＳＷ＋ ｒ ＳＷ
２はスイッチ回路、ＣＩ ＋ Ｃ２＋０３はカップリ
ング用のコンデンサ、Ｒ１は抵抗である。
上記のような構成において動作を説明する。
再生時にはスイッチ回路ＳＷ１はオン状態、Ｓｗ２はオ
フ状態となシ、この時、バイアス用の発振器１４は停止
している。そして、磁気ヘッド１１によって磁気テープ
１５から読み出された再生信号は再生用プリアンプ１３
によって増幅され、図示しないスピーカを駆動する。こ
の再生時に磁気へラド１１から読み出される再生信号は
微小信号であり、正および負のピーク電圧が数ｍＶ程度
である。従って、スイッチ回路ＳＷ２に１、大きな耐圧
は必要ない。一方、録音時にはスイッチ回路ＳＷ１がオ
フ状態、スイッチ回路ＳＷ２がオン状態となり、図示し
ないマイクロホン等から録音用アンプ１２を介して供給
される記録（録音）イεｊ号は、バイアス用の発振器１
４の出力（例えば正およびｆｌのピーク電圧が ５０Ｖ
）に重畳されて磁気ヘッド１１に印加され、磁気テープ
１５に記録（録音）される。このため、スイッチ回路Ｓ
Ｗ、にはオフ状態時に１００Ｖの交流電圧が印加される
のでとれ以上の耐圧が々いと記録信号が歪んでし外うと
とになる。
フ状態となシ、この時、バイアス用の発振器１４は停止
している。そして、磁気ヘッド１１によって磁気テープ
１５から読み出された再生信号は再生用プリアンプ１３
によって増幅され、図示しないスピーカを駆動する。こ
の再生時に磁気へラド１１から読み出される再生信号は
微小信号であり、正および負のピーク電圧が数ｍＶ程度
である。従って、スイッチ回路ＳＷ２に１、大きな耐圧
は必要ない。一方、録音時にはスイッチ回路ＳＷ１がオ
フ状態、スイッチ回路ＳＷ２がオン状態となり、図示し
ないマイクロホン等から録音用アンプ１２を介して供給
される記録（録音）イεｊ号は、バイアス用の発振器１
４の出力（例えば正およびｆｌのピーク電圧が ５０Ｖ
）に重畳されて磁気ヘッド１１に印加され、磁気テープ
１５に記録（録音）される。このため、スイッチ回路Ｓ
Ｗ、にはオフ状態時に１００Ｖの交流電圧が印加される
のでとれ以上の耐圧が々いと記録信号が歪んでし外うと
とになる。
」−述したスイッチＳＷ１をディスクリート回路で構成
する場合は、トランジスタのオープン時のコレクタ・エ
ミッタ間電圧ＶＣｎＯの高いものを用いれば良いが、Ｉ
Ｃ化する場合、付随する寄生素子によってＯＶを中ノド
にした正負両側の大きな振幅に対する耐圧を得ることは
困難である。
する場合は、トランジスタのオープン時のコレクタ・エ
ミッタ間電圧ＶＣｎＯの高いものを用いれば良いが、Ｉ
Ｃ化する場合、付随する寄生素子によってＯＶを中ノド
にした正負両側の大きな振幅に対する耐圧を得ることは
困難である。
以下、これについて詳述する。上記スイッチＳＷ、をデ
ィスクリートで構成する場合は、第２図に示すように入
力端子Ｔｉｎと基準電圧端子Ｔｒｅｆ（通常は接地点）
間にエミッタを共通接続したＮＰＮ形のトランジスタＱ
１１’Ｑ２を直列接続してコントロール信号Ｓ、Ｓによ
って導通制御している。しかし、このような構成のスイ
ッチ回路を集積化すると第３図の等節回路に示すように
、ＮＰＮ形トランジスタＱｌ、Ｑ２のコレクタ領域と基
板Ｓｕｂ間に寄生ダイオードＤ１ 。
ィスクリートで構成する場合は、第２図に示すように入
力端子Ｔｉｎと基準電圧端子Ｔｒｅｆ（通常は接地点）
間にエミッタを共通接続したＮＰＮ形のトランジスタＱ
１１’Ｑ２を直列接続してコントロール信号Ｓ、Ｓによ
って導通制御している。しかし、このような構成のスイ
ッチ回路を集積化すると第３図の等節回路に示すように
、ＮＰＮ形トランジスタＱｌ、Ｑ２のコレクタ領域と基
板Ｓｕｂ間に寄生ダイオードＤ１ 。
Ｄ２が形成される。従って、入力端子Ｔｉｎに印加され
る信号に対する耐圧を大きく設定しようとすると、基板
Ｓｕｂをオープン状態に設定しなくてはならない（一般
に集積回路では基板をオープン状態にすることはない）
ため集積回路化できない。また、入力端子Ｔｉｎに印加
される交流信号の負側の電圧が寄生ダイオードの順電圧
Ｖｆだけ下がっ７！値にフランツ０されてしまい、入力
信号の波形に影響を力える。
る信号に対する耐圧を大きく設定しようとすると、基板
Ｓｕｂをオープン状態に設定しなくてはならない（一般
に集積回路では基板をオープン状態にすることはない）
ため集積回路化できない。また、入力端子Ｔｉｎに印加
される交流信号の負側の電圧が寄生ダイオードの順電圧
Ｖｆだけ下がっ７！値にフランツ０されてしまい、入力
信号の波形に影響を力える。
このような欠点を除去するため、集積化するスイッチ回
路は、第４図に示すように構成されている。すなわち、
基準電圧端子Ｔｒｅｆ と入力端子Ｔｉｎ間にＰＮＰ
形のトランジスタＱ３を接続するとともに、このトラン
ジスタＱ３のペースと基板Ｓｕｂ間にＮＰＮ形のトラン
ジスタＱ４を接続し、このトランジスタＱ４のペースに
コントロール信号Ｓを供給して導通制御する。
路は、第４図に示すように構成されている。すなわち、
基準電圧端子Ｔｒｅｆ と入力端子Ｔｉｎ間にＰＮＰ
形のトランジスタＱ３を接続するとともに、このトラン
ジスタＱ３のペースと基板Ｓｕｂ間にＮＰＮ形のトラン
ジスタＱ４を接続し、このトランジスタＱ４のペースに
コントロール信号Ｓを供給して導通制御する。
このような構成によれば、集積化しても寄生素子の影響
は少なくできるが、基準電圧をＯＶに設定するためには
正負の２電源が必要となる。
は少なくできるが、基準電圧をＯＶに設定するためには
正負の２電源が必要となる。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、単一電源においても基準電圧
を接地レベルに設定でき、この接地レベルを中心にして
正負両側の振幅に対して高い耐圧が得られる集積回路化
に適したスイッチ回路を提供することである。
その目的とするところは、単一電源においても基準電圧
を接地レベルに設定でき、この接地レベルを中心にして
正負両側の振幅に対して高い耐圧が得られる集積回路化
に適したスイッチ回路を提供することである。
す々わち、この発明においては、コレクタが共通接続さ
れエミッタが入力端子および基準電位間にそれぞれ接続
される第１．第２トランジスタを設けるとともに、との
第１．第２トランジスタのペースと電源端子間にそれぞ
れ第３゜第４トランジスタを接続し、上記第３．第４ト
ランジスタのペースと接地点間にそれぞれ第５、第６ト
ランジスタを接続する。そして、電源端子と接地点間に
接続されコントロール信号で導通制御される第７．第８
トランジスタの一端に上記第５．第６トランジスタのペ
ースを接続して導通制御するように構成したものである
。
れエミッタが入力端子および基準電位間にそれぞれ接続
される第１．第２トランジスタを設けるとともに、との
第１．第２トランジスタのペースと電源端子間にそれぞ
れ第３゜第４トランジスタを接続し、上記第３．第４ト
ランジスタのペースと接地点間にそれぞれ第５、第６ト
ランジスタを接続する。そして、電源端子と接地点間に
接続されコントロール信号で導通制御される第７．第８
トランジスタの一端に上記第５．第６トランジスタのペ
ースを接続して導通制御するように構成したものである
。
以下、この発明の一実施例について図面を参照して説明
する。第５図はその構成を示すもので、コレクタが共通
接続されたＮＰＮ形の第１゜第２トランジ１スタＱｓ＝
Ｑｓの各エミッタが入力端子Ｔｉｎおよび接地点にそれ
ぞれ接続される。
する。第５図はその構成を示すもので、コレクタが共通
接続されたＮＰＮ形の第１゜第２トランジ１スタＱｓ＝
Ｑｓの各エミッタが入力端子Ｔｉｎおよび接地点にそれ
ぞれ接続される。
このトランジスタＱ５ 、Ｑ６のエミッタ・ぺ一ス間に
はこのトランジスタの耐圧を高めるだめの抵抗Ｒ２＋Ｒ
３がそれぞれ接続される。寸だ、トランジスタＱ５のベ
ースはＰＮＰ形の第３トランジスタＱ７および抵抗Ｒ４
を介して電源端子Ｖｃｃに接続され、トランジスタＱ６
のベースはＰＮＰ形の第４トランジスタＱ８および抵抗
Ｒ５を介して電源端子Ｖｃｃに接続される。さらに、上
記トランジスタＱ７ 、Ｑ８のベースと接地点間にＮ
ＰＮ形の第５．第６トランジスタＱ９ ９Ｑ１０が接続
される。そして、電源端子Ｖｃｃと接地点間に抵抗Ｒ６
、コントロール信号Ｓで導通制御されるＰＮＰ形の第７
トランジスタＱｌ！および抵抗Ｒ７が直列接続されると
ともに、この直列回路と並列に抵抗Ｒ８、コントロール
信号Ｓで導通制御されるＰＮＰ形の第８トランジスタＱ
１２および抵抗Ｒ９が直列接続され、このトランジスタ
Ｑｌｌ 。Ｑ１０のコレクタに前記トランジスタＱｓ
ｔＱｔｏのベースが接続されて導通制御されるようにし
て成る。
はこのトランジスタの耐圧を高めるだめの抵抗Ｒ２＋Ｒ
３がそれぞれ接続される。寸だ、トランジスタＱ５のベ
ースはＰＮＰ形の第３トランジスタＱ７および抵抗Ｒ４
を介して電源端子Ｖｃｃに接続され、トランジスタＱ６
のベースはＰＮＰ形の第４トランジスタＱ８および抵抗
Ｒ５を介して電源端子Ｖｃｃに接続される。さらに、上
記トランジスタＱ７ 、Ｑ８のベースと接地点間にＮ
ＰＮ形の第５．第６トランジスタＱ９ ９Ｑ１０が接続
される。そして、電源端子Ｖｃｃと接地点間に抵抗Ｒ６
、コントロール信号Ｓで導通制御されるＰＮＰ形の第７
トランジスタＱｌ！および抵抗Ｒ７が直列接続されると
ともに、この直列回路と並列に抵抗Ｒ８、コントロール
信号Ｓで導通制御されるＰＮＰ形の第８トランジスタＱ
１２および抵抗Ｒ９が直列接続され、このトランジスタ
Ｑｌｌ 。Ｑ１０のコレクタに前記トランジスタＱｓ
ｔＱｔｏのベースが接続されて導通制御されるようにし
て成る。
上記のような構成において動作を説明する。
コントロール信号Ｓがローレベルの時、トランジスタＱ
ＩＩＩＱＩ□がオン状態となシ、とのトランジスタＱ１
□ ｙＱｔ□のコレクタ電流によってトランジスタＱ９
１Ｑｌがオン状態となる。
ＩＩＩＱＩ□がオン状態となシ、とのトランジスタＱ１
□ ｙＱｔ□のコレクタ電流によってトランジスタＱ９
１Ｑｌがオン状態となる。
上記トランジスタＱ９１ＱＩＯのオン状態によってトラ
ンジスタＱｙ 、Ｑ’ｓのベースがこのトランジスタ
Ｑ ９ １ Ｑ ｉｏを介して接地され、このトランジ
スタＱ７−Ｑ８がオン状態となってトランジスタＱｓ
、Ｑｓのベースに電源端子Ｖｃｃから抵抗Ｒ４、トラ
ンジスタＱ７、および抵抗Ｒ５、トランジスタＱ８をそ
れぞれ介してベース電流が供給される。従って、トラン
ジスタＱ５？Ｑ６がオン状態となり、入力端子Ｔｉｎは
接地点に接続される。
ンジスタＱｙ 、Ｑ’ｓのベースがこのトランジスタ
Ｑ ９ １ Ｑ ｉｏを介して接地され、このトランジ
スタＱ７−Ｑ８がオン状態となってトランジスタＱｓ
、Ｑｓのベースに電源端子Ｖｃｃから抵抗Ｒ４、トラ
ンジスタＱ７、および抵抗Ｒ５、トランジスタＱ８をそ
れぞれ介してベース電流が供給される。従って、トラン
ジスタＱ５？Ｑ６がオン状態となり、入力端子Ｔｉｎは
接地点に接続される。
一方、コントロール信号Ｓがハイレベルの時は、トラン
ジスタＱｌｌ ？Ｑ１２がＨフ状態となシ、トランジス
タＱ９１Ｑ１０のベースはそれぞれ抵抗Ｒ７、Ｒ，を介
して接地されるのでオフ状態、トランジスタＱ？、Ｑ８
もオフ状態と々る。従って、ｌ・ランジスタＱ５
、Ｑ６ もオフ状ＬＬ！ｌ：る。この時、入力端子Ｔｉ
ｎに交流電圧が印加されたとすると、正の半サイクルに
おける制圧はトランジスタＱ６のコレクタ・ベース間の
耐圧で決定され、負の半サイクルにおける制圧はトラン
ジスタＱ５のコレクタ・ペース間の耐圧で決定されるこ
とになる。なお、トランジスタＱ。
ジスタＱｌｌ ？Ｑ１２がＨフ状態となシ、トランジス
タＱ９１Ｑ１０のベースはそれぞれ抵抗Ｒ７、Ｒ，を介
して接地されるのでオフ状態、トランジスタＱ？、Ｑ８
もオフ状態と々る。従って、ｌ・ランジスタＱ５
、Ｑ６ もオフ状ＬＬ！ｌ：る。この時、入力端子Ｔｉ
ｎに交流電圧が印加されたとすると、正の半サイクルに
おける制圧はトランジスタＱ６のコレクタ・ベース間の
耐圧で決定され、負の半サイクルにおける制圧はトラン
ジスタＱ５のコレクタ・ペース間の耐圧で決定されるこ
とになる。なお、トランジスタＱ。
？Ｑ６のエミッタはオープン状態ではないので、この耐
圧はトランジスタＱ５．Ｑ６のコレクタ・エミッタ間の
逆バイアス時の抵抗ＶＣＥＲ５，ＶＣＥＲ６によって制
限される。
圧はトランジスタＱ５．Ｑ６のコレクタ・エミッタ間の
逆バイアス時の抵抗ＶＣＥＲ５，ＶＣＥＲ６によって制
限される。
以上説明しブζようにこの発明によれば、単一電源にお
いても基準電圧を接地レベルに設定でき、この接地レベ
ルを中心にした正負両側の振幅に対して高い耐圧がイｑ
られる集積回路化に適したスイッチ回路が得られる。
いても基準電圧を接地レベルに設定でき、この接地レベ
ルを中心にした正負両側の振幅に対して高い耐圧がイｑ
られる集積回路化に適したスイッチ回路が得られる。
第１図はテープレコーダにおける録音再生用スイッチ回
路を概略的に説明するための図、第２図はディスクリー
トで構成する場合の従来のスイッチ回路を示す図、第３
図は上記第２図の回路を集積回路化する場合の等価回路
図、第４図は集積回路化する場合の従来のスイッチ回路
ワ を示す図、第４図けこの発明の一実施例に係るスイッチ
回路を示す図である。 Ｑ５〜Ｑ１２ ・・・トランジスタ、Ｔｉｎ・・・入力
端子、Ｖｃｃ・・・電源端子、Ｓ・・・コントロール信
号。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｓｕｂ 第５図
路を概略的に説明するための図、第２図はディスクリー
トで構成する場合の従来のスイッチ回路を示す図、第３
図は上記第２図の回路を集積回路化する場合の等価回路
図、第４図は集積回路化する場合の従来のスイッチ回路
ワ を示す図、第４図けこの発明の一実施例に係るスイッチ
回路を示す図である。 Ｑ５〜Ｑ１２ ・・・トランジスタ、Ｔｉｎ・・・入力
端子、Ｖｃｃ・・・電源端子、Ｓ・・・コントロール信
号。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｓｕｂ 第５図
Claims (1)
- コレクタが共通接続されエミッタが入力端子および接地
点にそれぞれ接続される第１．第２トランジスタと、上
記第１および第２トランジスタのペースと電源端子間に
それぞれ接続される第３．第４トランジスタと、上記第
３．第４トランゾスタのベースと接地点間に接続される
第５．第６トランノスタと、電源端子と接地点間に接続
されコントロール信号で導通制御される第７．第８トラ
ンジスタとを具備し、上記第７、第８トランジスタの導
通状態によって上記第５．第６トランジスタを導通制御
するように構成したことを特徴とするスイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233563A JPS59123321A (ja) | 1982-12-28 | 1982-12-28 | スイツチ回路 |
| US06/565,177 US4631419A (en) | 1982-12-28 | 1983-12-23 | Transistor switch and driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233563A JPS59123321A (ja) | 1982-12-28 | 1982-12-28 | スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59123321A true JPS59123321A (ja) | 1984-07-17 |
Family
ID=16957024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233563A Pending JPS59123321A (ja) | 1982-12-28 | 1982-12-28 | スイツチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4631419A (ja) |
| JP (1) | JPS59123321A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7982569B2 (en) | 2007-10-24 | 2011-07-19 | Kabushiki Kaisha Toshiba | Inductance element, method for manufacturing the inductance element, and switching power supply using the inductance element |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184029A (en) * | 1991-10-15 | 1993-02-02 | Hewlett-Packard Company | Driver circuit for circuit tester |
| JP2003532306A (ja) * | 2000-05-04 | 2003-10-28 | ケーエルエー・テンコール・テクノロジーズ・コーポレーション | リソグラフィ・プロセス制御のための方法およびシステム |
| US6760457B1 (en) | 2000-09-11 | 2004-07-06 | Micro Ear Technology, Inc. | Automatic telephone switch for hearing aid |
| US7248713B2 (en) | 2000-09-11 | 2007-07-24 | Micro Bar Technology, Inc. | Integrated automatic telephone switch |
| US7447325B2 (en) * | 2002-09-12 | 2008-11-04 | Micro Ear Technology, Inc. | System and method for selectively coupling hearing aids to electromagnetic signals |
| US8284970B2 (en) | 2002-09-16 | 2012-10-09 | Starkey Laboratories Inc. | Switching structures for hearing aid |
| US7369671B2 (en) * | 2002-09-16 | 2008-05-06 | Starkey, Laboratories, Inc. | Switching structures for hearing aid |
| US9774961B2 (en) | 2005-06-05 | 2017-09-26 | Starkey Laboratories, Inc. | Hearing assistance device ear-to-ear communication using an intermediate device |
| US8041066B2 (en) | 2007-01-03 | 2011-10-18 | Starkey Laboratories, Inc. | Wireless system for hearing communication devices providing wireless stereo reception modes |
| US8208642B2 (en) | 2006-07-10 | 2012-06-26 | Starkey Laboratories, Inc. | Method and apparatus for a binaural hearing assistance system using monaural audio signals |
| US9420385B2 (en) | 2009-12-21 | 2016-08-16 | Starkey Laboratories, Inc. | Low power intermittent messaging for hearing assistance devices |
| US10003379B2 (en) | 2014-05-06 | 2018-06-19 | Starkey Laboratories, Inc. | Wireless communication with probing bandwidth |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU721919A1 (ru) * | 1977-06-28 | 1980-03-15 | Ленинградский Филиал Специального Конструкторского Бюро По Автоматике В Нефтепереработке И Нефтехимии | Переключающее устройство |
| JPH0612871B2 (ja) * | 1981-12-03 | 1994-02-16 | 株式会社リコー | スイッチ回路 |
-
1982
- 1982-12-28 JP JP57233563A patent/JPS59123321A/ja active Pending
-
1983
- 1983-12-23 US US06/565,177 patent/US4631419A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7982569B2 (en) | 2007-10-24 | 2011-07-19 | Kabushiki Kaisha Toshiba | Inductance element, method for manufacturing the inductance element, and switching power supply using the inductance element |
Also Published As
| Publication number | Publication date |
|---|---|
| US4631419A (en) | 1986-12-23 |
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