JPS59163917A - スイツチング回路 - Google Patents
スイツチング回路Info
- Publication number
- JPS59163917A JPS59163917A JP58036696A JP3669683A JPS59163917A JP S59163917 A JPS59163917 A JP S59163917A JP 58036696 A JP58036696 A JP 58036696A JP 3669683 A JP3669683 A JP 3669683A JP S59163917 A JPS59163917 A JP S59163917A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- transistors
- switch circuit
- emitter area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/027—Analogue recording
- G11B5/03—Biasing
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＶＴＲ，（ビデオテープレコーダ）、オーデ
ィオ用ＩＣ等の回路に関し、特に磁気ヘッドの交流バイ
アス信号のスイッチングに使用されるものである。
ィオ用ＩＣ等の回路に関し、特に磁気ヘッドの交流バイ
アス信号のスイッチングに使用されるものである。
単一電源で使用されるＩＣで正負双方向の信号をスイッ
チングする場合、ＩＣの入力端子にはＩＣの接地電位よ
りも低い電圧が印加される。これにより発生する大振幅
信号に備えて正負両電圧に対して高い耐圧が要求される
。例えばテープレコーダの録音再生用スイッチング回路
部分の構成を示す第１図において、（１）は磁気ヘッド
、（２）は録音用アンプ、（３）は再生用プリアンプ、
（４）は磁気ヘッド（１）のバイアス用の発振器、（５
）は磁気テープ、ＳＷ、。
チングする場合、ＩＣの入力端子にはＩＣの接地電位よ
りも低い電圧が印加される。これにより発生する大振幅
信号に備えて正負両電圧に対して高い耐圧が要求される
。例えばテープレコーダの録音再生用スイッチング回路
部分の構成を示す第１図において、（１）は磁気ヘッド
、（２）は録音用アンプ、（３）は再生用プリアンプ、
（４）は磁気ヘッド（１）のバイアス用の発振器、（５
）は磁気テープ、ＳＷ、。
ＳＷ、はいずれもスイッチ動作する回路、Ｃ，、Ｃ２゜
Ｃ８はいずれもカップリング用コンデンザ、Ｒ７１は抵
抗である。
Ｃ８はいずれもカップリング用コンデンザ、Ｒ７１は抵
抗である。
叙上の回路の動作は再生時にスイッチ回路ＳＷ。
はオシ状態、ＳＷ、はオフ状態、バイアス用発振器（４
）は停止になってへる。そして磁気ヘッド（１）に磁気
テープ（５）の再生信号が印加されると再生用プリアン
プ（３）で増幅され例えばスピーカ（ｓｐ）を駆動する
ようになっている。上記再生信号は正と負のピーク電圧
が数ｍＶの微小信号であるので、スイッチ回路ＳＷ、に
は大きな耐圧が不要である。しかし、録音時にはスイッ
チ回路ＳＷＩがオフ状態、ＳＷ、がオン状態となり、マ
イクロフォン（ＭＩＣ）等から録音用アンプ（２）を介
して供給される録音信号はバイアス用の発信器（４）の
正および負のピーク電圧が例えば５０Ｖである出力に重
畳されて磁気ヘッド（１１に印加され磁気テープ（５）
に録音される。
）は停止になってへる。そして磁気ヘッド（１）に磁気
テープ（５）の再生信号が印加されると再生用プリアン
プ（３）で増幅され例えばスピーカ（ｓｐ）を駆動する
ようになっている。上記再生信号は正と負のピーク電圧
が数ｍＶの微小信号であるので、スイッチ回路ＳＷ、に
は大きな耐圧が不要である。しかし、録音時にはスイッ
チ回路ＳＷＩがオフ状態、ＳＷ、がオン状態となり、マ
イクロフォン（ＭＩＣ）等から録音用アンプ（２）を介
して供給される録音信号はバイアス用の発信器（４）の
正および負のピーク電圧が例えば５０Ｖである出力に重
畳されて磁気ヘッド（１１に印加され磁気テープ（５）
に録音される。
これにより、スイッチ回路（ＳＷ＋）にはオフの状態で
１００■のＡ、Ｃ電圧が印加されるので、これを上回る
耐圧がないと記録信号（録音）に歪を生ずる。
１００■のＡ、Ｃ電圧が印加されるので、これを上回る
耐圧がないと記録信号（録音）に歪を生ずる。
上記スイッチ回路（ＳＷ＋）をディスクリート回路で構
成する場合は、第２図に示すように入力端子（ＴＩｎ）
と基準電圧端子（Ｔｒｅｆ） （通常は接地点である）
間にエミッタを共通接続したＮＰＮ ）ランジスタＱ１
１同トランジスタＱ、を直列接続し、コントロール信号
Ｓ、Ｓによって導通制御している。しかし、上記スイッ
チ回路を集積化すると第３図に等価回路で示すようにＮ
ＰＮ ｈランジスタＱｔ 、Ｑｔのコしフタ領域と基板
（Ｓｕｂ）間に寄生タイオードＤＳ、Ｄ、が形成される
ので、入力端子（Ｔｉｎ）に印加される信号に対する耐
圧を犬に設定しようとすると基板（Ｓｕｂ）をオープン
状態に設定しなくてはならない。一般に集積回路では基
板をオーブン状態にすることはないので集積回路化は不
能ということである。また、入力端子（Ｔｉｎ）に印加
される交流信号の負側の電圧が寄生ダイオードの順電圧
（ＶＦ ）だけ下がった値にクランプされるので、入力
信号の波形に影響を与える。
成する場合は、第２図に示すように入力端子（ＴＩｎ）
と基準電圧端子（Ｔｒｅｆ） （通常は接地点である）
間にエミッタを共通接続したＮＰＮ ）ランジスタＱ１
１同トランジスタＱ、を直列接続し、コントロール信号
Ｓ、Ｓによって導通制御している。しかし、上記スイッ
チ回路を集積化すると第３図に等価回路で示すようにＮ
ＰＮ ｈランジスタＱｔ 、Ｑｔのコしフタ領域と基板
（Ｓｕｂ）間に寄生タイオードＤＳ、Ｄ、が形成される
ので、入力端子（Ｔｉｎ）に印加される信号に対する耐
圧を犬に設定しようとすると基板（Ｓｕｂ）をオープン
状態に設定しなくてはならない。一般に集積回路では基
板をオーブン状態にすることはないので集積回路化は不
能ということである。また、入力端子（Ｔｉｎ）に印加
される交流信号の負側の電圧が寄生ダイオードの順電圧
（ＶＦ ）だけ下がった値にクランプされるので、入力
信号の波形に影響を与える。
斜上の如き欠点を除去するため、集積化するスイッチ回
路は第４図に示すように構成される。すなわち、基準電
圧端子（Ｔｒｅｆ）と入力端子（Ｔｉｎ）との間にＰＮ
Ｐ形トランジスタＱｓを接続しかつ、トランジスタＱ、
のベースと基板（Ｓｕｂ）間にＮＰＮ形トランジスタ錫
を接続し、このトランジスタへのベースにコントロール
信号Ｓを供給して導通制御する。
路は第４図に示すように構成される。すなわち、基準電
圧端子（Ｔｒｅｆ）と入力端子（Ｔｉｎ）との間にＰＮ
Ｐ形トランジスタＱｓを接続しかつ、トランジスタＱ、
のベースと基板（Ｓｕｂ）間にＮＰＮ形トランジスタ錫
を接続し、このトランジスタへのベースにコントロール
信号Ｓを供給して導通制御する。
斜上の如き構成にして、集積化しても寄生素子の影響を
少なくできるようにしたが、基準電圧を０ボルトに設定
するには正、負の２電源を必要とする問題が残る。
少なくできるようにしたが、基準電圧を０ボルトに設定
するには正、負の２電源を必要とする問題が残る。
この発明は単一電源においても基準電圧を接地レベルに
設定でき、この接地レベルを中央にして正負両振幅に対
し高い耐圧が得られる集積回路に適したスイッチ回路と
、上記スイッチ回路における入力端子と接地端子との間
に直列に設けられた２個のトランジスタのエミッタ面積
を調整し導通時における動作抵抗を相等ならしめるもの
である。
設定でき、この接地レベルを中央にして正負両振幅に対
し高い耐圧が得られる集積回路に適したスイッチ回路と
、上記スイッチ回路における入力端子と接地端子との間
に直列に設けられた２個のトランジスタのエミッタ面積
を調整し導通時における動作抵抗を相等ならしめるもの
である。
この発明は、コレクタが共通接続されエミッタが入力端
子と接地点との間に直列に挿入された第１および第２の
トランジスタを備えるスイッチング回路における上記各
トランジスタの導通５時の動作抵抗を相等ならしめるよ
うに第２トランジスタのエミッタ面積を第１トランジス
タのエミッタ面積よりも犬にしたこと１を特徴とするス
イッチンク回路である。
子と接地点との間に直列に挿入された第１および第２の
トランジスタを備えるスイッチング回路における上記各
トランジスタの導通５時の動作抵抗を相等ならしめるよ
うに第２トランジスタのエミッタ面積を第１トランジス
タのエミッタ面積よりも犬にしたこと１を特徴とするス
イッチンク回路である。
次にこの発明につき図面を参照して詳細に説明する。こ
の発明の１実施例の回路を示す第５図において、Ｑｒ＋
、 ＱＨはいずれもＮＰＮ形の第１、第２トランジス
タで、各コレクタは共通接続され、第１トランジスタ（
Ｑｌｌ）のエミッタは入力端子（Ｔｉｎ）に、第２トラ
ンジスタ（Ｑｌりのエミッタは接地点（Ｂ）に夫々接続
されている。また、第１トランジスタ（Ｑｓｔ）のベー
スはＰＮＰ形の第３トランジスタ（Ｑｌｓ）および抵抗
（Ｒ１ｔ ）を介して電源端子（Ｗｅｅ）に接続され、
第２トランジスタ（Ｑ、＊ｔ）のベースはＰＮＰ形の第
４トランジスタ（Ｑ、１４）および抵抗＜ ｒｔ、ｔ
ｔ ）を介して電源端子（ｖＣＣ）に接続されている。
の発明の１実施例の回路を示す第５図において、Ｑｒ＋
、 ＱＨはいずれもＮＰＮ形の第１、第２トランジス
タで、各コレクタは共通接続され、第１トランジスタ（
Ｑｌｌ）のエミッタは入力端子（Ｔｉｎ）に、第２トラ
ンジスタ（Ｑｌりのエミッタは接地点（Ｂ）に夫々接続
されている。また、第１トランジスタ（Ｑｓｔ）のベー
スはＰＮＰ形の第３トランジスタ（Ｑｌｓ）および抵抗
（Ｒ１ｔ ）を介して電源端子（Ｗｅｅ）に接続され、
第２トランジスタ（Ｑ、＊ｔ）のベースはＰＮＰ形の第
４トランジスタ（Ｑ、１４）および抵抗＜ ｒｔ、ｔ
ｔ ）を介して電源端子（ｖＣＣ）に接続されている。
さらに、第３、第４トランジスタ（Ｑ、ｓ 、 Ｑｌ４
）のベースと接地点（Ｂ）との間にはスイッチ回路部（
ＳＷ）が接続して設けられ、このスイッチ回路部はコン
トロール信号（８）で導通制御される。次に、前記第３
、第４トランジスタ（Ｑｌｓ 、Ｑｔ＋）の各ベースに
ベースが接続される第５トランジスタ（Ｑ、１ 、）は
、エミッタが抵抗（Ｒ＋ ｓ ）を介して電源端子（ｖ
ＣＣ）に、コレクタは前記スイッチ回路部（ＳＷ）に夫
々接続されている。
）のベースと接地点（Ｂ）との間にはスイッチ回路部（
ＳＷ）が接続して設けられ、このスイッチ回路部はコン
トロール信号（８）で導通制御される。次に、前記第３
、第４トランジスタ（Ｑｌｓ 、Ｑｔ＋）の各ベースに
ベースが接続される第５トランジスタ（Ｑ、１ 、）は
、エミッタが抵抗（Ｒ＋ ｓ ）を介して電源端子（ｖ
ＣＣ）に、コレクタは前記スイッチ回路部（ＳＷ）に夫
々接続されている。
上述のスイッチング回路において、コントロール信号（
Ｓ）がローレベルのとき、第５トランジスタ（Ｑ、ｔ
ｓ ）とスイッチ回路部（ＳＷ）がオン状態になり、第
３、第４トランジスタ（Ｑ、ｓｓ 、Ｑｌ４）のベース
が接地されてオン状態になり、第１、第２トランジスタ
（ＱＩＩ、 Ｑ、ｔｔ）のベースに電源端子（ｖＣＣ）
から抵抗（几、１）、第３トランジスタ（Ｑｌ３） 、
および抵抗（Ｒ１２）。
Ｓ）がローレベルのとき、第５トランジスタ（Ｑ、ｔ
ｓ ）とスイッチ回路部（ＳＷ）がオン状態になり、第
３、第４トランジスタ（Ｑ、ｓｓ 、Ｑｌ４）のベース
が接地されてオン状態になり、第１、第２トランジスタ
（ＱＩＩ、 Ｑ、ｔｔ）のベースに電源端子（ｖＣＣ）
から抵抗（几、１）、第３トランジスタ（Ｑｌ３） 、
および抵抗（Ｒ１２）。
第４トランジスタ（Ｑｌ４）を夫々介してベース電流が
供給される。これにより第１、第２トランジスタ（Ｑ＋
ｔ 、Ｑ＋ｔ）がオン状態となり、入力端子（Ｔｔｎ）
は接地点（Ｂ）に接続さｎる。
供給される。これにより第１、第２トランジスタ（Ｑ＋
ｔ 、Ｑ＋ｔ）がオン状態となり、入力端子（Ｔｔｎ）
は接地点（Ｂ）に接続さｎる。
次に、コントロール信号（８）が７１イレベルのとき、
第５トランジスタ（ｑｔａ）とスイッチ回路部（ＳＷ）
がオフ状態になり、第３、第４トランジスタ（ＱＩＢ。
第５トランジスタ（ｑｔａ）とスイッチ回路部（ＳＷ）
がオフ状態になり、第３、第４トランジスタ（ＱＩＢ。
Ｑｌ４）もオフ状態になる。したがって第１、第２トラ
ンジスタ（Ｑｓｌ、 Ｑｓｔ）もオフ状態になる。この
とき入力端子（Ｔｉｎ）に交流電圧が印加されると、正
の半サイクルにおける耐圧は第２トランジスタ（ｑｔｔ
）のコレクタ・ベース間の耐圧で決定され、負の半すイ
ク°ルにおける耐圧は第１トランジスタのコレクタ・ベ
ース間の耐圧で決定されることになる。なお、第１およ
び第２トランジスタのエミッタの耐圧はコレクタ・エミ
ッタ間の逆バイアス時の耐圧ＶＣＥＲ５、ＶＣＥＲ６に
よって制限される。
ンジスタ（Ｑｓｌ、 Ｑｓｔ）もオフ状態になる。この
とき入力端子（Ｔｉｎ）に交流電圧が印加されると、正
の半サイクルにおける耐圧は第２トランジスタ（ｑｔｔ
）のコレクタ・ベース間の耐圧で決定され、負の半すイ
ク°ルにおける耐圧は第１トランジスタのコレクタ・ベ
ース間の耐圧で決定されることになる。なお、第１およ
び第２トランジスタのエミッタの耐圧はコレクタ・エミ
ッタ間の逆バイアス時の耐圧ＶＣＥＲ５、ＶＣＥＲ６に
よって制限される。
斜上のスイッチ回路によれば、単一電源で正負双方向の
信号がスイッチングされ、かつ入力端子にはこの回路が
形成されるＩＣ構体の接地電位よりも低い電圧が印加さ
れる。このような大振幅入力信号に対し正角双方向が得
られる。図においてスイッチ回路部（Ｓ）を閉じたとき
第１および第２トランジスタ（Ｑｒ＋ 、Ｑｌ２）が飽
和状態になるように夫々のベース電流（ＩＢＩ、 ＩＢ
２）が供給されるが、正方向入力の場合、入力端子（Ｔ
ｉｎ）−接地点（Ｅ）間の動作抵抗は、第１トランジス
タ（ＱＩＩ）の逆方向モードでの飽和抵抗と、第２トラ
ンジスタ（Ｑ、１２ ）の正方向モードでの飽和抵抗と
の和になる。また、負方向入力の場合には逆に第１トラ
ンジスタ（Ｑ＋ｓ）の正方向モードにおける飽和抵抗と
、第２トランジスタ（Ｑ、−）の逆方向モードにおける
飽和抵抗との和になる。
信号がスイッチングされ、かつ入力端子にはこの回路が
形成されるＩＣ構体の接地電位よりも低い電圧が印加さ
れる。このような大振幅入力信号に対し正角双方向が得
られる。図においてスイッチ回路部（Ｓ）を閉じたとき
第１および第２トランジスタ（Ｑｒ＋ 、Ｑｌ２）が飽
和状態になるように夫々のベース電流（ＩＢＩ、 ＩＢ
２）が供給されるが、正方向入力の場合、入力端子（Ｔ
ｉｎ）−接地点（Ｅ）間の動作抵抗は、第１トランジス
タ（ＱＩＩ）の逆方向モードでの飽和抵抗と、第２トラ
ンジスタ（Ｑ、１２ ）の正方向モードでの飽和抵抗と
の和になる。また、負方向入力の場合には逆に第１トラ
ンジスタ（Ｑ＋ｓ）の正方向モードにおける飽和抵抗と
、第２トランジスタ（Ｑ、−）の逆方向モードにおける
飽和抵抗との和になる。
上記オン状態にて入力端子（Ｔｉｎ）−接地点（Ｅ）間
の動作抵抗は、信号諒インピーダンス（Ｚ）に対し充分
に低いことが要求される。従って第１および第２トラン
ジスタ（Ｑ、ｕ 、 Ｑｌ２ ）のエミッタ面積を犬に
するとともに、逆方向モードで夫々のトランジスタを飽
和状態にするのに必要で充分なベース電流を供給する必
要がある。したがって夫々のベース宵、流値（ＩＢＩ、
ＩＢ２）は入力電流（Ｉｉ）に対して無視できない値
となる。
の動作抵抗は、信号諒インピーダンス（Ｚ）に対し充分
に低いことが要求される。従って第１および第２トラン
ジスタ（Ｑ、ｕ 、 Ｑｌ２ ）のエミッタ面積を犬に
するとともに、逆方向モードで夫々のトランジスタを飽
和状態にするのに必要で充分なベース電流を供給する必
要がある。したがって夫々のベース宵、流値（ＩＢＩ、
ＩＢ２）は入力電流（Ｉｉ）に対して無視できない値
となる。
そこで、第３および第４トランジスタ（Ｑｌｌ 、Ｑｌ
）のエミッタ面積と、夫々が入力端子（Ｖｃｃ）との
間に接続挿入された抵抗（Ｒ１７，几、２）値を各々相
等にすればＩＢ１＝ＩＢ２ であり ＩＢＩ ＝ Ｉ
ＢＩＩ＝ ＩＢ とおける。
）のエミッタ面積と、夫々が入力端子（Ｖｃｃ）との
間に接続挿入された抵抗（Ｒ１７，几、２）値を各々相
等にすればＩＢ１＝ＩＢ２ であり ＩＢＩ ＝ Ｉ
ＢＩＩ＝ ＩＢ とおける。
そして、上記オン状態において第２トランジスタ（Ｑ□
）のエミッタに流れる電流は Ｉｆ ＋ ２ＩＢ と
なり、第１トランジスタ（Ｑｕ）のエミッタに流れる電
流よりも常に２ ＩＢだけ大である。したがってオン状
態における両トランジスタの動作状態におけるオン抵抗
を相等ならしめる様、第１トランージスク（Ｑ＋ｔ）の
エミッタ面積に比し第２トランジスタ（ｑｔｔ）のエミ
ッタ面積を犬にする。すなわち、エミッタ面積 ８（Ｑ
ＩＩＥ）”：： ２８（ＱＩＩＥ）とし、−例の ＩＢ
１言１ 、２ ｍＡに対し８（Ｑｔｌｇ）： １８．７
２０μｍ２＃ １８．０００μｍ２８（ＱｘｔＥ）：
２８（ＱＩＩＥ）’＝ ３６．０００μｍ２として好
適であった。
）のエミッタに流れる電流は Ｉｆ ＋ ２ＩＢ と
なり、第１トランジスタ（Ｑｕ）のエミッタに流れる電
流よりも常に２ ＩＢだけ大である。したがってオン状
態における両トランジスタの動作状態におけるオン抵抗
を相等ならしめる様、第１トランージスク（Ｑ＋ｔ）の
エミッタ面積に比し第２トランジスタ（ｑｔｔ）のエミ
ッタ面積を犬にする。すなわち、エミッタ面積 ８（Ｑ
ＩＩＥ）”：： ２８（ＱＩＩＥ）とし、−例の ＩＢ
１言１ 、２ ｍＡに対し８（Ｑｔｌｇ）： １８．７
２０μｍ２＃ １８．０００μｍ２８（ＱｘｔＥ）：
２８（ＱＩＩＥ）’＝ ３６．０００μｍ２として好
適であった。
この発明によれば、単一電源においても基準電圧を接地
レベルに設定でき、この接地レベルを中心にした正負両
側の振幅忙対して高い耐圧が得られるスイッチ回路が得
られ、かつ、第１および第２トランジスタの動作状態に
おけるオン抵抗を略相等ならしめるよう各エミッタ面積
を設定した。
レベルに設定でき、この接地レベルを中心にした正負両
側の振幅忙対して高い耐圧が得られるスイッチ回路が得
られ、かつ、第１および第２トランジスタの動作状態に
おけるオン抵抗を略相等ならしめるよう各エミッタ面積
を設定した。
これにより、入力電流に対して必要な低い動作抵抗を最
小の素子面積で得ることが達成され、ＩＣの小型化に著
効を奏する。
小の素子面積で得ることが達成され、ＩＣの小型化に著
効を奏する。
第１図はテープレコーダの録音再生用スイッチ回路の概
略を示す回路図、第２図はディスクリートで構成するス
イッチ回路図、第３図は第２図の回路を集積回路化した
等価回路図、第４図は従来のスイッチ回路図、第５図は
１実施例のスイッチ回路図である。 ＱＨ第１トランジスタ Ｑ＋２ 第２トランジスタＱ、＋ｓ
第３トランジスタＱＩ４ 第４ト
ランジスタＱＩ！ 第５トランジスタＲ１
１ｒ ａｔｔ ｌ ＲＩＭ 抵抗Ｔｉｎ
入力端子 Ｓ コントロール信号端子 代理人 弁理士 井 上 −男 第１図 第 ４ 図 第 ５ 図
略を示す回路図、第２図はディスクリートで構成するス
イッチ回路図、第３図は第２図の回路を集積回路化した
等価回路図、第４図は従来のスイッチ回路図、第５図は
１実施例のスイッチ回路図である。 ＱＨ第１トランジスタ Ｑ＋２ 第２トランジスタＱ、＋ｓ
第３トランジスタＱＩ４ 第４ト
ランジスタＱＩ！ 第５トランジスタＲ１
１ｒ ａｔｔ ｌ ＲＩＭ 抵抗Ｔｉｎ
入力端子 Ｓ コントロール信号端子 代理人 弁理士 井 上 −男 第１図 第 ４ 図 第 ５ 図
Claims (1)
- （１） コレクタが共通接続されエミッタが入力端子
と接地点との間に直列に挿入された第１および第２のト
ランジスタを備えるスイッチング回路における上記各ト
ランジスタの導通時の動作抵抗を相等ならしめるように
第２トランジスタのエミッタ面積を第１トランジスタの
エミッタ面積よりも大にしたスイッチング回路。 （２、特許請求の範囲第１項に記載のスイッチング回路
における第１および第２のトランジスタの前段に、第３
および第４のトランジスタを備え、これらの各トランジ
スタはコレクタを上記後段の各トランジスタのベースに
、エミッタを電源端子に夫々接続するとともにコントロ
ール信号で導通制御されることを特徴とするスイッチン
グ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036696A JPS59163917A (ja) | 1983-03-08 | 1983-03-08 | スイツチング回路 |
| US06/586,730 US4580177A (en) | 1983-03-08 | 1984-03-06 | Switching circuit for AC bias signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036696A JPS59163917A (ja) | 1983-03-08 | 1983-03-08 | スイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59163917A true JPS59163917A (ja) | 1984-09-17 |
Family
ID=12476942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036696A Pending JPS59163917A (ja) | 1983-03-08 | 1983-03-08 | スイツチング回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4580177A (ja) |
| JP (1) | JPS59163917A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4584237A (en) * | 1983-04-04 | 1986-04-22 | Litton Systems, Inc. | Multilayer magneto-optic device |
| JPS61142507A (ja) * | 1984-12-13 | 1986-06-30 | Victor Co Of Japan Ltd | ヘツド切換回路 |
| FR2590431B1 (fr) * | 1985-11-18 | 1996-11-15 | Ricoh Kk | Machine de reproduction en fac-simile avec impression de pages |
| JP2701272B2 (ja) * | 1987-11-12 | 1998-01-21 | キヤノン株式会社 | 増幅装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133708Y2 (ja) * | 1979-02-16 | 1986-10-02 | ||
| US4510459A (en) * | 1982-11-10 | 1985-04-09 | Sony Corporation | Wideband record amplifier |
-
1983
- 1983-03-08 JP JP58036696A patent/JPS59163917A/ja active Pending
-
1984
- 1984-03-06 US US06/586,730 patent/US4580177A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4580177A (en) | 1986-04-01 |
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