JPH0612871B2 - スイッチ回路 - Google Patents
スイッチ回路Info
- Publication number
- JPH0612871B2 JPH0612871B2 JP19543181A JP19543181A JPH0612871B2 JP H0612871 B2 JPH0612871 B2 JP H0612871B2 JP 19543181 A JP19543181 A JP 19543181A JP 19543181 A JP19543181 A JP 19543181A JP H0612871 B2 JPH0612871 B2 JP H0612871B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- signal
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
Landscapes
- Electronic Switches (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 この発明は、半導体集積回路にて構成され、信号の伝送
を制御するスイッチ回路に関する。
を制御するスイッチ回路に関する。
たとえば、集積回路等において、第1図に示すように、
信号伝送路1の入力端子1−1から出力端子1−2への
信号の伝送を制御する方式として、従来、伝送路1にバ
イポーラトランジスタ2を接続するようにした回路が用
いられている。
信号伝送路1の入力端子1−1から出力端子1−2への
信号の伝送を制御する方式として、従来、伝送路1にバ
イポーラトランジスタ2を接続するようにした回路が用
いられている。
第1図の回路において、入力端子1−1に信号を加え
て、トランジスタ2をオフ状態とすると、信号は入力端
子1−1から出力端子1−2へ伝送され、トランジスタ
2をオン状態にすると、信号は出力端子1−2には伝送
されない。しかるに、上述の従来のスイッチ回路のトラ
ンジスタを集積回路で構成したとき、コレクタと基板と
の間の寄生ダイオードによって、たとえば、負極性の信
号を出力端子へ伝送できないという欠点があった。
て、トランジスタ2をオフ状態とすると、信号は入力端
子1−1から出力端子1−2へ伝送され、トランジスタ
2をオン状態にすると、信号は出力端子1−2には伝送
されない。しかるに、上述の従来のスイッチ回路のトラ
ンジスタを集積回路で構成したとき、コレクタと基板と
の間の寄生ダイオードによって、たとえば、負極性の信
号を出力端子へ伝送できないという欠点があった。
即ち、スイッチ回路としてのトランジスタを、第2図に
示すような集積回路で構成した場合について説明する。
示すような集積回路で構成した場合について説明する。
第2図において、3はP形基板、4はN層にてなるN形
領域、5はP+層にてなるベース、6はN+層にてなるエ
ミッタ、7はN+層にてなるコレクタである。
領域、5はP+層にてなるベース、6はN+層にてなるエ
ミッタ、7はN+層にてなるコレクタである。
上記の回路において、P形の基板3とN+層にてなるコ
レクタ7との間に寄生ダイオード8が形成され、かつ、
基板3は接地されるので、入力端子1−1に負電圧が印
加されるとトランジスタ2がオフ状態であっても寄生ダ
イオード8を通して信号が基板側へ流れて出力端子1−
2には所望の信号が得られない。
レクタ7との間に寄生ダイオード8が形成され、かつ、
基板3は接地されるので、入力端子1−1に負電圧が印
加されるとトランジスタ2がオフ状態であっても寄生ダ
イオード8を通して信号が基板側へ流れて出力端子1−
2には所望の信号が得られない。
この発明は、上述の欠点を解消するためになされたもの
で、伝送路における信号の伝送をスイッチする伝送制御
用のスイッチングトランジスタに形成された寄生ダイオ
ードによる影響は受けないようにして、伝送しようとす
る信号が正・負に変化するものであっても、該信号の伝
送を正確に制御できるスイッチ回路を提供することを目
的とする。
で、伝送路における信号の伝送をスイッチする伝送制御
用のスイッチングトランジスタに形成された寄生ダイオ
ードによる影響は受けないようにして、伝送しようとす
る信号が正・負に変化するものであっても、該信号の伝
送を正確に制御できるスイッチ回路を提供することを目
的とする。
以下に、この発明の一実施例を、第3図とともに説明す
る。
る。
なお、第3図において、第1図におけるスイッチ回路の
構成部分と等価な部分には同一符号を付して説明する。
構成部分と等価な部分には同一符号を付して説明する。
第3図において、NPN形のトランジスタを用いた第
1、第2および第4のトランジスタ2,11および13
と、PNP形のトランジスタを用いた第3のトランジス
タ12とは、第2図に示すトランジスタと同様の公知の
方法で、シリコンのP形基板(図示しない)上に、集積し
て形成したものである。
1、第2および第4のトランジスタ2,11および13
と、PNP形のトランジスタを用いた第3のトランジス
タ12とは、第2図に示すトランジスタと同様の公知の
方法で、シリコンのP形基板(図示しない)上に、集積し
て形成したものである。
第1のトランジスタ2のエミッタは接地され、そのコレ
クタは第2のトランジスタ11のコレクタに接続される
とともに、第2のトランジスタ11のエミッタは、入力
端子1−1と出力端子1−2とに接続された伝送路1に
接続される。また、第2トランジスタ11のエミッタ−
ベースには、第1抵抗15が接続されるとともに、該ベ
ースは第2抵抗16を介して第3のトランジスタ12の
コレクタに接続されている。
クタは第2のトランジスタ11のコレクタに接続される
とともに、第2のトランジスタ11のエミッタは、入力
端子1−1と出力端子1−2とに接続された伝送路1に
接続される。また、第2トランジスタ11のエミッタ−
ベースには、第1抵抗15が接続されるとともに、該ベ
ースは第2抵抗16を介して第3のトランジスタ12の
コレクタに接続されている。
第3のトランジスタ12のエミッタは、正の所定の直流
電圧の電源17と接続されている。また、第3のトラン
ジスタ12のベースは、第3抵抗18を介して第4のト
ランジスタ13のコレクタに接続されるとともに、第4
のトランジスタ13はエミッタ接地されている。
電圧の電源17と接続されている。また、第3のトラン
ジスタ12のベースは、第3抵抗18を介して第4のト
ランジスタ13のコレクタに接続されるとともに、第4
のトランジスタ13はエミッタ接地されている。
さらに、第1のトランジスタ2のベースに第4抵抗19
が接続されるとともに、第4トランジスタ13のベース
に第5抵抗20が接続され、両抵抗19と20の他端
は、共通接続された制御端子21を介して、当該スイッ
チ回路の制御用の図示しない制御信号発生回路に接続さ
れている。この制御信号発生回路は、上記伝送路1の入
力端子1−1に印加された信号の出力信号1−2への伝
送を阻止するときには、正の所定電圧、たとえば、0.
8V以上のハイレベル信号“H”を上記制御端子21に
印加し、一方、上記入力端子1−1に印加された信号を
出力端子1−2に伝送するときには、たとえば、0.3
V以下のローレベル信号“L”を、上記制御端子21に
印加するようになっている。
が接続されるとともに、第4トランジスタ13のベース
に第5抵抗20が接続され、両抵抗19と20の他端
は、共通接続された制御端子21を介して、当該スイッ
チ回路の制御用の図示しない制御信号発生回路に接続さ
れている。この制御信号発生回路は、上記伝送路1の入
力端子1−1に印加された信号の出力信号1−2への伝
送を阻止するときには、正の所定電圧、たとえば、0.
8V以上のハイレベル信号“H”を上記制御端子21に
印加し、一方、上記入力端子1−1に印加された信号を
出力端子1−2に伝送するときには、たとえば、0.3
V以下のローレベル信号“L”を、上記制御端子21に
印加するようになっている。
なお、第1乃至第5抵抗15,16,18,19,20
は、ともに、上述した第1乃至第4のトランジスタが集
積回路として形成されているP形基板(図示しない)上
に、公知の方法で形成されたN形領域に、P形の不純物
を拡散して形成されている。そして、これ等の抵抗1
5,16,18,19,20のうち少なくとも、1乃至
第3抵抗、15,16,18は、第2図に示すP+分離
層10と同様の分離層(図示しない)により包囲するよう
にする。このようにして、各抵抗15,16,18に、
寄生のPN接合部が形成されないようにすることが好ま
しい。
は、ともに、上述した第1乃至第4のトランジスタが集
積回路として形成されているP形基板(図示しない)上
に、公知の方法で形成されたN形領域に、P形の不純物
を拡散して形成されている。そして、これ等の抵抗1
5,16,18,19,20のうち少なくとも、1乃至
第3抵抗、15,16,18は、第2図に示すP+分離
層10と同様の分離層(図示しない)により包囲するよう
にする。このようにして、各抵抗15,16,18に、
寄生のPN接合部が形成されないようにすることが好ま
しい。
また、第1乃至第4のトランジスタ2,11,12,1
3と、第1乃至第5抵抗15,16,18,19,20
と伝送路1間の電気接続用の線路、および、該伝送路1
は、Al等の金属を、公知の蒸着法で蒸着して形成した接
続線により、互いに、上述したように、電気的に接続さ
れている。
3と、第1乃至第5抵抗15,16,18,19,20
と伝送路1間の電気接続用の線路、および、該伝送路1
は、Al等の金属を、公知の蒸着法で蒸着して形成した接
続線により、互いに、上述したように、電気的に接続さ
れている。
つぎに、上述のこの発明に係るスイッチ回路の動作を説
明する。
明する。
電源17からは、少なくとも1V以上の正の直流電圧が
出力され、かつ、制御端子21は、当該スイッチ回路の
制御用の図示しない制御信号発生回路に接続されてい
る。
出力され、かつ、制御端子21は、当該スイッチ回路の
制御用の図示しない制御信号発生回路に接続されてい
る。
伝送路1の入力端子1−1に、たとえば、正の3Vの伝
送しようとする信号Sが印加され、かつ、制御端子21
に伝送指令用のローレベル信号“L”が印加されると、
第1のトランジスタ2のベースはローレベルとなり、該
トランジスタ2はオフとされる。また、第4のトランジ
スタ13のベースもローレベルとなり、該トランジスタ
13もオフとされる。又、トランジスタ13がオフとな
ることで、トランジスタ12はオフとなり、トランジス
タ12がオフとなることでトランジスタ11はオフとな
る。
送しようとする信号Sが印加され、かつ、制御端子21
に伝送指令用のローレベル信号“L”が印加されると、
第1のトランジスタ2のベースはローレベルとなり、該
トランジスタ2はオフとされる。また、第4のトランジ
スタ13のベースもローレベルとなり、該トランジスタ
13もオフとされる。又、トランジスタ13がオフとな
ることで、トランジスタ12はオフとなり、トランジス
タ12がオフとなることでトランジスタ11はオフとな
る。
上記入力端子1−1に印加された正の伝送信号Sは、第
1抵抗15を介して第2のトランジスタ11のベースに
印加される。この正電圧信号は、ベースコレクタ間の順
方向のPN接合部を介して、第1のトランジスタ2のコ
レクタに印加されるが、このトランジスタ2において、
コレクタ−ベース間は逆方向であるので、コレクタ−ベ
ース間、及びコレクタ−エミッタ間は遮断状態とされて
いるため、上記正電圧信号はグランドとは電気的に絶縁
される。
1抵抗15を介して第2のトランジスタ11のベースに
印加される。この正電圧信号は、ベースコレクタ間の順
方向のPN接合部を介して、第1のトランジスタ2のコ
レクタに印加されるが、このトランジスタ2において、
コレクタ−ベース間は逆方向であるので、コレクタ−ベ
ース間、及びコレクタ−エミッタ間は遮断状態とされて
いるため、上記正電圧信号はグランドとは電気的に絶縁
される。
一方、上述の第2のトラジスタ11のベースに印加され
た電圧は、第2抵抗16を介して、第3のトランジスタ
12のコレクタに印加される。さらに、この正電圧は、
該トラジスタ12のコレクタ−ベース間の順方向のPN
接合部、および第3抵抗18を介して、第4のトランジ
スタ13のコレクタに印加さ入れる。この状態で、トラ
ンジスタ13のコレクタ−ベース間のPN接合部は逆方
向であるので、コレクタ−ベース間、及びコレクタ−エ
ミッタ間は遮断状態とされているため、上記正電圧はグ
ランドとは電気的に絶縁される。
た電圧は、第2抵抗16を介して、第3のトランジスタ
12のコレクタに印加される。さらに、この正電圧は、
該トラジスタ12のコレクタ−ベース間の順方向のPN
接合部、および第3抵抗18を介して、第4のトランジ
スタ13のコレクタに印加さ入れる。この状態で、トラ
ンジスタ13のコレクタ−ベース間のPN接合部は逆方
向であるので、コレクタ−ベース間、及びコレクタ−エ
ミッタ間は遮断状態とされているため、上記正電圧はグ
ランドとは電気的に絶縁される。
上述のように、各トランジスタ2,11,12,13は
オフであるので、伝送路1の入力端子1−1に印加され
た正信号Sは、接地側へ流れることなく、正しく、出力
端子1−2に伝送される。
オフであるので、伝送路1の入力端子1−1に印加され
た正信号Sは、接地側へ流れることなく、正しく、出力
端子1−2に伝送される。
なお、接触端子21に、ハイレベル信号“H”が印加さ
れた場合には、第1および第4のトランジスタ2および
13は、ともに、オンとされる。よって、第1のトラン
ジスタ2のコレクタに印加された正信号Sは、そのエミ
ッタを通して接地点に流れ、したがって、上記信号S
は、接続点O、第2のトラジスタ11のエミッタとコレ
クタ、および第1のトランジスタ2のコレクタとエミッ
タを介して接地点に流出し、この信号Sの出力端子1−
2への伝送が確実に阻止される。尚、トランジスタ11
のエミッタ−コレクタ間、及びトランジスタ2のコレク
タ−エミッタ間に電流が流れるのは以下の動作による。
即ち、制御端子21にHレベルの信号が入力されたと
き、トランジスタ13のベースからエミッタへ電流が流
れトランジスタ13はオン状態となり、又、トランジス
タ2のベースからエミッタへ電流が流れトラジスタ2が
オン状態となる。トランジスタ13がオン状態となるこ
とから電源17からトランジスタ12のエミッタからベ
ースを介して接地点へ電流が流れトランジスタ12がオ
ン状態となる。よって、電源17よりトランジスタ12
のエミッタ−コレクタを介して電流が流れる。上述のよ
うにトランジスタ2がオン状態であることからトランジ
スタ12を介して流れる電流はトランジスタ11のベー
スからコレクタに流れ、接地点へ流れる。このとき、ト
ランジスタ11はコレクタとエミッタとが入れ代わった
形で動作する、いわゆる逆動作をする。よって、トラン
ジスタ11はオン状態となる。
れた場合には、第1および第4のトランジスタ2および
13は、ともに、オンとされる。よって、第1のトラン
ジスタ2のコレクタに印加された正信号Sは、そのエミ
ッタを通して接地点に流れ、したがって、上記信号S
は、接続点O、第2のトラジスタ11のエミッタとコレ
クタ、および第1のトランジスタ2のコレクタとエミッ
タを介して接地点に流出し、この信号Sの出力端子1−
2への伝送が確実に阻止される。尚、トランジスタ11
のエミッタ−コレクタ間、及びトランジスタ2のコレク
タ−エミッタ間に電流が流れるのは以下の動作による。
即ち、制御端子21にHレベルの信号が入力されたと
き、トランジスタ13のベースからエミッタへ電流が流
れトランジスタ13はオン状態となり、又、トランジス
タ2のベースからエミッタへ電流が流れトラジスタ2が
オン状態となる。トランジスタ13がオン状態となるこ
とから電源17からトランジスタ12のエミッタからベ
ースを介して接地点へ電流が流れトランジスタ12がオ
ン状態となる。よって、電源17よりトランジスタ12
のエミッタ−コレクタを介して電流が流れる。上述のよ
うにトランジスタ2がオン状態であることからトランジ
スタ12を介して流れる電流はトランジスタ11のベー
スからコレクタに流れ、接地点へ流れる。このとき、ト
ランジスタ11はコレクタとエミッタとが入れ代わった
形で動作する、いわゆる逆動作をする。よって、トラン
ジスタ11はオン状態となる。
つぎに、伝送路1の入力端子1−1に、たとえば、負の
−3VのS′が印加され、かつ、制御端子21にローレ
ベル信号“L”が印加されると、上述したと同様にし
て、第1および第4のトランジスタ2および13が、と
もに、オフとされる。又、トラジスタ13がオフとなる
ことで、トランジスタ12はオフとなり、トランジスタ
12がオフとなることでトラジスタ11はオフとなる。
−3VのS′が印加され、かつ、制御端子21にローレ
ベル信号“L”が印加されると、上述したと同様にし
て、第1および第4のトランジスタ2および13が、と
もに、オフとされる。又、トラジスタ13がオフとなる
ことで、トランジスタ12はオフとなり、トランジスタ
12がオフとなることでトラジスタ11はオフとなる。
又、上記入力端子1−1に印加された負信号S′は、第
1抵抗15を介して第2のトランジスタ11のベースに
印加されるが、この負信号に対しては、トランジスタ1
1のベース−コレクタ間は逆方向であり、該トラジスタ
11のコレクタ−エミッタ間は遮断状態とされる。
1抵抗15を介して第2のトランジスタ11のベースに
印加されるが、この負信号に対しては、トランジスタ1
1のベース−コレクタ間は逆方向であり、該トラジスタ
11のコレクタ−エミッタ間は遮断状態とされる。
一方、上述の第2のトランジスタ11に印加された負信
号は、第2抵抗16を介して、第3のトランジスタ12
のコレクタに印加されるが、この負信号に対して、この
トランジスタ12のコレクタ−ベース間は逆方向であ
り、該トランジスタ12は遮断状態とされる。よって、
第3図において、破線で示すように、第1および第4の
トランジスタ2および13のコレクタと、接地されたエ
ミッタとの間に、たとえ、寄生ダイオード8,8が形成
されていても、上記伝送路1の入力端子1−1に印加さ
れた負信号は、上述の第2および第3のトランジスタ1
1および12の遮断動作により、何ら影響を受けること
なく、出力端子1−2に、正しく伝送される。
号は、第2抵抗16を介して、第3のトランジスタ12
のコレクタに印加されるが、この負信号に対して、この
トランジスタ12のコレクタ−ベース間は逆方向であ
り、該トランジスタ12は遮断状態とされる。よって、
第3図において、破線で示すように、第1および第4の
トランジスタ2および13のコレクタと、接地されたエ
ミッタとの間に、たとえ、寄生ダイオード8,8が形成
されていても、上記伝送路1の入力端子1−1に印加さ
れた負信号は、上述の第2および第3のトランジスタ1
1および12の遮断動作により、何ら影響を受けること
なく、出力端子1−2に、正しく伝送される。
なお、制御端子21に、伝送阻止指令用のハイレベル信
号“H”が印加された場合には、第1および第4のトラ
ンジスタ2および13は、ともに、オンとされる。よっ
て、伝送路1の入力端子1−1から第1抵抗15を介し
て第2のトランジスタ11のベースに印加された負信号
は、該トランジスタ11のベースがエミッタに向けて流
れ、該トランジスタ11はオンとされる。したがって、
接地点から、第1のトランジスタ2のエミッタとコレク
タ、第2のトランジスタ11のコレクタとエミッタを介
して電流が流れ、即ち、該トランジスタ11のエミッタ
と伝送路1との接続点Oの電位は、ほぼ零とされ、入力
端子1−1に印加された負信号S′の出力端子1−2へ
の伝送が確実に阻止される。
号“H”が印加された場合には、第1および第4のトラ
ンジスタ2および13は、ともに、オンとされる。よっ
て、伝送路1の入力端子1−1から第1抵抗15を介し
て第2のトランジスタ11のベースに印加された負信号
は、該トランジスタ11のベースがエミッタに向けて流
れ、該トランジスタ11はオンとされる。したがって、
接地点から、第1のトランジスタ2のエミッタとコレク
タ、第2のトランジスタ11のコレクタとエミッタを介
して電流が流れ、即ち、該トランジスタ11のエミッタ
と伝送路1との接続点Oの電位は、ほぼ零とされ、入力
端子1−1に印加された負信号S′の出力端子1−2へ
の伝送が確実に阻止される。
なお、上述したこの発明に係るスイッチ回路において、
第4図に示すように、第1、第2および第4のトランジ
スタ2,11および13を、NPN形と逆極性のPNP
形のスイッチングトランジスタを用いるとともに、第3
のトランジスタを、PNP形と逆極性のNPN形のスイ
ッチングトランジスタを用いるようにしてもよい。この
場合も、制御端子21に伝送指令用のハイレベル信号
“H”が印加されたとき、トランジスタ2及び13はオ
フとなり、トランジスタ13がオフとなることでトラン
ジスタ12はオフとなり、トランジスタ12がオフとな
ることでトランジスタ11はオフとなる。さらに、伝送
路1の入力端子1−1に、正の伝送信号が印加され、か
つ、制御端子21に伝送指令用のハイレベル信号“H”
が印加された際に、第1および第4のトランジスタ2お
よび13の各コレクタと接地間に、それぞれ、形成され
た寄生ダイオード8′(第3図に示すものと逆方向接続
されたもの)を介して上記伝送信号が、不要に接地点に
流出することを、確実に防止することができる。
第4図に示すように、第1、第2および第4のトランジ
スタ2,11および13を、NPN形と逆極性のPNP
形のスイッチングトランジスタを用いるとともに、第3
のトランジスタを、PNP形と逆極性のNPN形のスイ
ッチングトランジスタを用いるようにしてもよい。この
場合も、制御端子21に伝送指令用のハイレベル信号
“H”が印加されたとき、トランジスタ2及び13はオ
フとなり、トランジスタ13がオフとなることでトラン
ジスタ12はオフとなり、トランジスタ12がオフとな
ることでトランジスタ11はオフとなる。さらに、伝送
路1の入力端子1−1に、正の伝送信号が印加され、か
つ、制御端子21に伝送指令用のハイレベル信号“H”
が印加された際に、第1および第4のトランジスタ2お
よび13の各コレクタと接地間に、それぞれ、形成され
た寄生ダイオード8′(第3図に示すものと逆方向接続
されたもの)を介して上記伝送信号が、不要に接地点に
流出することを、確実に防止することができる。
また、第3図および第4図に示す各実施例のスイッチ回
路において、第2のトランジスタ11のエミッタを伝送
路1の入力端子1−1と接続するとともに、第1のトラ
ンジスタ2のエミッタを開放状態にして、該エミッタ
を、伝送路1の出力端子1−2とするようにしてもよ
い。このようした場合も、上述したと同様、寄生ダイオ
ード8による信号伝送の誤動作を確実に防止することが
できる。
路において、第2のトランジスタ11のエミッタを伝送
路1の入力端子1−1と接続するとともに、第1のトラ
ンジスタ2のエミッタを開放状態にして、該エミッタ
を、伝送路1の出力端子1−2とするようにしてもよ
い。このようした場合も、上述したと同様、寄生ダイオ
ード8による信号伝送の誤動作を確実に防止することが
できる。
以上に説明したことから明らかなように、この発明によ
れば、2つの同じ導電形の第1及び第2トラジスタのコ
レクタを共通として両トランジスタを直列接続し、さら
に上記第2トランジスタに該トランジスタのオン、オフ
制御を行う第3トランジスタを接続し、さらに上記第3
トランジスタに該第3トランジスタのオン、オフ制御を
行う第4トランジスタを接続し、さらに伝送すべき信号
正・負に変化した場合でもトランジスタのPN接合部が
信号の流れに対して逆方向となるように、上記第1、第
2及び第4トラジスタは同じ導電形で構成し、上記第3
トランジスタは上記第1トランジスタ等とは異なる導電
形で構成し、上記第1及び第2トラジスタをオンあるい
はオフとすることにより信号の伝送を制御するようにし
たものであるから、トランジスタに寄生ダイオードがあ
り、かつ、伝送すべき信号が正・負に変化するものであ
っても、寄生ダイオードにより伝送信号が接地側に流れ
ることなく、正確に信号の伝送を行うことができる。
れば、2つの同じ導電形の第1及び第2トラジスタのコ
レクタを共通として両トランジスタを直列接続し、さら
に上記第2トランジスタに該トランジスタのオン、オフ
制御を行う第3トランジスタを接続し、さらに上記第3
トランジスタに該第3トランジスタのオン、オフ制御を
行う第4トランジスタを接続し、さらに伝送すべき信号
正・負に変化した場合でもトランジスタのPN接合部が
信号の流れに対して逆方向となるように、上記第1、第
2及び第4トラジスタは同じ導電形で構成し、上記第3
トランジスタは上記第1トランジスタ等とは異なる導電
形で構成し、上記第1及び第2トラジスタをオンあるい
はオフとすることにより信号の伝送を制御するようにし
たものであるから、トランジスタに寄生ダイオードがあ
り、かつ、伝送すべき信号が正・負に変化するものであ
っても、寄生ダイオードにより伝送信号が接地側に流れ
ることなく、正確に信号の伝送を行うことができる。
第1図は、従来の信号伝送制御用のスイッチ回路図、第
2図は、第2図のスイッチ回路のNPN形トランジスタ
の構造を説明するための図、第3図は、この発明の一実
施例を示すスイッチ回路図、第4図は、この発明の他の
実施例を示すスイッチ回路図である。 1……信号の伝送路、1−1……入力端子、1−2……
出力端子、2……信号伝送制御用の第1のトランジス
タ、8,8′……寄生ダイオード、11……第2のトラ
ンジスタ、12……第3のトランジスタ、13……第4
のトランジスタ、15……第1抵抗、16……第2抵
抗、17……電源、18……第3抵抗、19……第4抵
抗、20……第5抵抗、21……制御端子、S……正の
伝送信号、S′……負の伝送信号、O……接続点。
2図は、第2図のスイッチ回路のNPN形トランジスタ
の構造を説明するための図、第3図は、この発明の一実
施例を示すスイッチ回路図、第4図は、この発明の他の
実施例を示すスイッチ回路図である。 1……信号の伝送路、1−1……入力端子、1−2……
出力端子、2……信号伝送制御用の第1のトランジス
タ、8,8′……寄生ダイオード、11……第2のトラ
ンジスタ、12……第3のトランジスタ、13……第4
のトランジスタ、15……第1抵抗、16……第2抵
抗、17……電源、18……第3抵抗、19……第4抵
抗、20……第5抵抗、21……制御端子、S……正の
伝送信号、S′……負の伝送信号、O……接続点。
Claims (1)
- 【請求項1】半導体集積回路に含まれるスイッチ回路を
構成するトランジスタのコレクタ側と、上記半導体集積
回路の基板との間に寄生ダイオードが形成されるスイッ
チ回路であって、 接地電位にエミッタを接続するとともに制御端子(2
1)にベースを接続した第1トランジスタ(2)と、 上記第1トランジスタと同じ導電形であって、コレクタ
を上記第1トランジスタのコレクタに共通接続し、伝送
すべき信号の入、出力端子(1−1,1−2)にエミッ
タを接続するとともに抵抗(15)を介してベースを接
続した第2トランジスタ(11)と、 上記第1及び第2トランジスタとは異なる導電形のトラ
ンジスタであり、第3トランジスタオン作動用電位を有
する電源(17)にエミッタを接続しコレクタを上記第
2トランジスタのベースに接続した第3トランジスタ
(12)と、 上記第1及び第2トランジスタと同じ導電形のトランジ
スタであり、エミッタを接地電位に接続しベースを上記
制御端子に接続しコレクタを上記第3トランジスタのベ
ースに接続した第4トランジスタ(13)と、 を備え、上記制御端子に供給される制御信号により上記
第1及び第4トランジスタをオフとしたときに上記出力
端子から信号を取り出し、オンとしたとき信号の伝送を
阻止することを特徴とするスイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19543181A JPH0612871B2 (ja) | 1981-12-03 | 1981-12-03 | スイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19543181A JPH0612871B2 (ja) | 1981-12-03 | 1981-12-03 | スイッチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5896422A JPS5896422A (ja) | 1983-06-08 |
JPH0612871B2 true JPH0612871B2 (ja) | 1994-02-16 |
Family
ID=16340946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19543181A Expired - Lifetime JPH0612871B2 (ja) | 1981-12-03 | 1981-12-03 | スイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0612871B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59123321A (ja) * | 1982-12-28 | 1984-07-17 | Toshiba Corp | スイツチ回路 |
-
1981
- 1981-12-03 JP JP19543181A patent/JPH0612871B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS5896422A (ja) | 1983-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0103306B1 (en) | Semiconductor protective device | |
CA1089034A (en) | Current switch circuit having an active load | |
EP0091119B1 (en) | Monolithic semiconductor integrated a.c. switch circuit | |
JPH0633715Y2 (ja) | トランジスタ−トランジスタ論理回路 | |
US5075577A (en) | Tristate output circuit with input protection | |
JPH0612871B2 (ja) | スイッチ回路 | |
JPH05243504A (ja) | 導通電力損失を最適化する集積ブリッジ・デバイス | |
JP4838421B2 (ja) | アナログ・スイッチ | |
JP2653408B2 (ja) | 高速スイツチング過程用半導体回路装置 | |
EP0080254A2 (en) | Transistor-transistor logic circuit | |
US4644186A (en) | Fast switching circuit for lateral PNP transistors | |
JPS5836537B2 (ja) | 雑音抑止回路 | |
JP2586601B2 (ja) | カレントミラー回路 | |
US4675548A (en) | Antisaturation circuit for TTL circuits having TTL input and output compatibility | |
JPS61174814A (ja) | Ecl出力回路 | |
JP3207970B2 (ja) | 半導体集積回路 | |
JP2592990B2 (ja) | 電圧制御回路 | |
JPH025057B2 (ja) | ||
JPS5915215B2 (ja) | 誘導負荷駆動用増幅回路 | |
JPS61150229A (ja) | 集積回路 | |
JP3268991B2 (ja) | 光スイッチング素子 | |
JPH0733463Y2 (ja) | データ伝送回路 | |
JP3008469B2 (ja) | 半導体集積回路 | |
JPS6110315A (ja) | 半導体集積回路装置 | |
JPS58175856A (ja) | 半導体集積回路装置 |