JPS59121730A - ヒユ−ズ回路 - Google Patents
ヒユ−ズ回路Info
- Publication number
- JPS59121730A JPS59121730A JP23483382A JP23483382A JPS59121730A JP S59121730 A JPS59121730 A JP S59121730A JP 23483382 A JP23483382 A JP 23483382A JP 23483382 A JP23483382 A JP 23483382A JP S59121730 A JPS59121730 A JP S59121730A
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- JP
- Japan
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、基準電圧のトリミングなどに用いられるヒユ
ーズ回路に関する。
ーズ回路に関する。
技術の背景
ＤＡ変換器では基準電圧が必要であるが、集積回路で構
成されたＤＡ変換器でチップ内で該箪準電圧を発生ずる
にはトランジスタの闇値電圧ｖｔｈの差を利用する等の
方法がとられる。しかしｖｔｈは製造バラつきで変化し
、所望の基準電圧が得られない。そこで出力側に抵抗回
路とスイッチを設り、ｖｔｈの差で発生させた電圧を抵
抗に加え該スイッチをオンオフして所望の基準電圧が得
られるようにする。ヒユーズはこれらのどのスイッチを
オンまたはオフさせるかの情報を記す、ａするのにも用
いられる。
成されたＤＡ変換器でチップ内で該箪準電圧を発生ずる
にはトランジスタの闇値電圧ｖｔｈの差を利用する等の
方法がとられる。しかしｖｔｈは製造バラつきで変化し
、所望の基準電圧が得られない。そこで出力側に抵抗回
路とスイッチを設り、ｖｔｈの差で発生させた電圧を抵
抗に加え該スイッチをオンオフして所望の基準電圧が得
られるようにする。ヒユーズはこれらのどのスイッチを
オンまたはオフさせるかの情報を記す、ａするのにも用
いられる。
従来技術と問題点
ヒユーズ回路の従来例を第１図に示す。この図でＩｌ、
１２，１３．・・・・・・ＩＮは多結晶シリコンなどか
らなるヒユーズ、２１，２２，２３．・・・・・・２Ｎ
は定電流源、３１，３２，３３．・・・・・・３Ｎはパ
ッド、４１ ４２，４３、・・・・・・４Ｎは出力端子
、ｌ直は４− Ｖ Ｓの電源線、１２は−ＶＳの電源線
である。この回路ではヒユーズ１１，１２．・・・・・
・が切断されていると当該出力端の出力電位は＋ＶＳで
あり、切断されていないと当該出力端の出力電位は−Ｖ
Ｓとなり、十ｖｓ、−ｖｓを２値データ１．０に対応さ
せてＮビットの論理が生成される。
１２，１３．・・・・・・ＩＮは多結晶シリコンなどか
らなるヒユーズ、２１，２２，２３．・・・・・・２Ｎ
は定電流源、３１，３２，３３．・・・・・・３Ｎはパ
ッド、４１ ４２，４３、・・・・・・４Ｎは出力端子
、ｌ直は４− Ｖ Ｓの電源線、１２は−ＶＳの電源線
である。この回路ではヒユーズ１１，１２．・・・・・
・が切断されていると当該出力端の出力電位は＋ＶＳで
あり、切断されていないと当該出力端の出力電位は−Ｖ
Ｓとなり、十ｖｓ、−ｖｓを２値データ１．０に対応さ
せてＮビットの論理が生成される。
しかしヒユーズを切断する前に、どのような論理が必要
かを試験する必要がある。
かを試験する必要がある。
パワＦ３１，３２・・・・・・にヒユーズが切断する高
電圧Ｖｃを加えれば、−］二記試験は簡単に実施できる
が、切断する必要のないヒユーズまで切断されてしまう
。そこで試験では、パッド３］、３２・・・・・・に電
圧Ｖｃより低い電圧Ｖｔを加え（例えばＶＣが５Ｖ、Ｖ
ｔが２■）、このとき出力端４１゜４２・・・・・・に
生しる電圧をインバータ２段などからなる増幅器で増幅
する。
電圧Ｖｃを加えれば、−］二記試験は簡単に実施できる
が、切断する必要のないヒユーズまで切断されてしまう
。そこで試験では、パッド３］、３２・・・・・・に電
圧Ｖｃより低い電圧Ｖｔを加え（例えばＶＣが５Ｖ、Ｖ
ｔが２■）、このとき出力端４１゜４２・・・・・・に
生しる電圧をインバータ２段などからなる増幅器で増幅
する。
しかしこの方法では電圧Ｖｔはヒユーズを溶断するもの
であってはならず、しかも増幅後の出力電圧は十■Ｓに
ならねばならず、これには電圧■ｔの選定、ヒユーズの
形状、増幅する論理回路の設計などに厳しい条件が課−
υ”られる。
であってはならず、しかも増幅後の出力電圧は十■Ｓに
ならねばならず、これには電圧■ｔの選定、ヒユーズの
形状、増幅する論理回路の設計などに厳しい条件が課−
υ”られる。
発明の目的
本発明はか５る点を改善し、試験電圧の選択、ヒユーズ
形状の設計などに大きなマージンを有するヒユーズ回路
を提供しようとするものである。
形状の設計などに大きなマージンを有するヒユーズ回路
を提供しようとするものである。
発明の構成
本発明は一対の電源線間に、定電流源とヒユーズを直列
に接続した回路を複数個並列に接続し、該複数個の直列
接続点にはそれぞれヒユーズ溶断電圧を加えるパッドお
よび出力端を接続してなるヒユーズ回路において、該複
数のヒユーズと電源線の一方との間にそれぞれスイッチ
を構成するＭＯＳ ｌランジスタを接続し、該トランジ
スタのゲートは試験時に該トランジスタをオンオフする
電圧を加えられる共通のパッドに接続したことを特徴と
するが、次に実施例を参照しながらこれを詳細に説明す
る。
に接続した回路を複数個並列に接続し、該複数個の直列
接続点にはそれぞれヒユーズ溶断電圧を加えるパッドお
よび出力端を接続してなるヒユーズ回路において、該複
数のヒユーズと電源線の一方との間にそれぞれスイッチ
を構成するＭＯＳ ｌランジスタを接続し、該トランジ
スタのゲートは試験時に該トランジスタをオンオフする
電圧を加えられる共通のパッドに接続したことを特徴と
するが、次に実施例を参照しながらこれを詳細に説明す
る。
発明の実施例
第２図は本発明のヒユーズ回路を示す。第１図と同し部
分には同し符号がイζｊしてあり、両者を比較すれば明
らかなように本考案では各ヒユーズ１１゜１２・・・・
・・に直列にスイッチ５１．５２・・・・・・を設けて
いる。第３図は具体例で、定電流源２１，２２゜・・・
・・・はゲートをソースへ短絡したディプリーション型
ＭＯＳトランジスタを使用し、スイッチ５１゜５２、・
・・・・・には共通パッド５０からゲート電圧を受ける
エンハンスメント型ＭＯ３）ランジスタを用いる。
分には同し符号がイζｊしてあり、両者を比較すれば明
らかなように本考案では各ヒユーズ１１゜１２・・・・
・・に直列にスイッチ５１．５２・・・・・・を設けて
いる。第３図は具体例で、定電流源２１，２２゜・・・
・・・はゲートをソースへ短絡したディプリーション型
ＭＯＳトランジスタを使用し、スイッチ５１゜５２、・
・・・・・には共通パッド５０からゲート電圧を受ける
エンハンスメント型ＭＯ３）ランジスタを用いる。
このようにすると、試験時には単にスイッチ５１．５２
．・・・・・・を解放ずればよい。即ちヒユーズを切断
した状態の出力電圧はパッド３１，３２・・・・・・に
＋■Ｓを加えることによって得られ、ヒユーズを切断し
ない状態の出力電圧はパッド３１，３２・・・・・・に
−■Ｓを加えることによって得られる。
．・・・・・・を解放ずればよい。即ちヒユーズを切断
した状態の出力電圧はパッド３１，３２・・・・・・に
＋■Ｓを加えることによって得られ、ヒユーズを切断し
ない状態の出力電圧はパッド３１，３２・・・・・・に
−■Ｓを加えることによって得られる。
パッド３１．３２．・・・・・・に試験電圧Ｖｔを加え
、出力電圧を増幅する論理回路を設け、といったことを
全て不要になる。データを書込むべくヒユーズを切断す
るにはスイッチ５１，５２．・・・・・・を閉し、切断
しようとするヒユーズのパッドに電圧子■Ｓを加えれば
よい。こうしてデータを書込んだヒユーズ回路の使用中
はスイッチ５１，５２．・・・・・・を閉じておくが、
待機状態など不使用時にはスイッチ５１，５２．・・・
・・・を解放しておくとよく、このようにすれば不使用
時にはヒユーズ回路に電流が流れず、消費電力の節減が
図れる。即ちパワーダウンモードが簡単に実現できる。
、出力電圧を増幅する論理回路を設け、といったことを
全て不要になる。データを書込むべくヒユーズを切断す
るにはスイッチ５１，５２．・・・・・・を閉し、切断
しようとするヒユーズのパッドに電圧子■Ｓを加えれば
よい。こうしてデータを書込んだヒユーズ回路の使用中
はスイッチ５１，５２．・・・・・・を閉じておくが、
待機状態など不使用時にはスイッチ５１，５２．・・・
・・・を解放しておくとよく、このようにすれば不使用
時にはヒユーズ回路に電流が流れず、消費電力の節減が
図れる。即ちパワーダウンモードが簡単に実現できる。
スイッチ５１，５２．・・・・・・を構成するトランジ
スタのゲートに加える電圧の制御回路を第５図に示す。
スタのゲートに加える電圧の制御回路を第５図に示す。
ＣＣＴ＋は前述のパワーダウン制御などを行なう第１回
路、ＣＣＴ ２は第３図のヒユーズ回路の１つ（本例で
はヒユーズ１１の回路）である第２回路であり、５０は
前述の共通パッドである。
路、ＣＣＴ ２は第３図のヒユーズ回路の１つ（本例で
はヒユーズ１１の回路）である第２回路であり、５０は
前述の共通パッドである。
試験時および動作時にはスイッチ５１．５２．・・・・
・・を構成するトランジスタのゲートに共通に電圧を加
えて該トランジスタつまりスイッチをオンにし、待機中
などは該電圧を除いてスイッチをオフにするが、これに
は次のような機能が必要である。
・・を構成するトランジスタのゲートに共通に電圧を加
えて該トランジスタつまりスイッチをオンにし、待機中
などは該電圧を除いてスイッチをオフにするが、これに
は次のような機能が必要である。
第４図でこれを説明すると第４図のＯＣＴ＋。
ＣＣＴ ２は第５図の第１回路ＣＣＴ１、第２回路ＣＣ
”Ｔ’ ２にり１応し、バソ１Ｎ）１はパワ１−５０に
りｌ応する。そして上述の操作し、１パソｌ”Ｐｌに電
圧を加えて第２回路ＣＣＴ ２を動作させ、この際第１
回路ＣＣＴ＋に（コ該電■；は不要であるからか５らな
いようにする。また第１回路ＣＣＴ ＋の出力で第２回
路ＣＣＴ ２を制御できるように、第１．第２回路の人
、出端は接続可能とする。か−る動作を行なわ−Ｕるに
４１第４図（ａｔに示すようにスイッチＳＷを設（］る
のが普ｉｌｌ］であり、スイッチし。１実際に（」トラ
ンジスタで構成するので第４図（ａｔ ｔ；＋第４図（
ｂｌの如くなる。こ＼でＱ４Ｊスイ・ノチＳＷを構成す
るトランジスタ、Ｐ ２［：ｌ該トランジスタのケート
に制御市川を与えるパワ１である。しかしこの」゛うな
回路でロパワＩ’Ｐ７などを設りねばならないからスペ
ースを広くとり築積度が［る。またパ・）１−Ｐ２に加
える電圧に制限を受１ｄるという問題がある。即らＩ・
ランジスタは半傳体基板のｐ層又Ｌ：１ｒｌｔに反対導
電型のソース、ロフィン領域を形成して構成し、そして
第１回路ＣＣＴｌの出力端はＣＭＯＳインバータなどで
構成されるが、この場合番Ｊｐチャネル、ｎチャネル両
ｌ・ランジスタがあり、従ってバッドＰ１にある程度辺
土の電圧を加えるとそれが正であれ、負であれ、トラン
ジスタＱまたは第１回路の出力段トランジスタのいずれ
かのソース、ドレインと基板とで構成するｐｎ接合がオ
ンしてしまう。これは当該ｌ・ランジスタを破壊し及び
又は第２回路ＣＣＴ ２に加わる電圧を制限してしまう
という不都合がある。この点第４図（Ｃ１のように第１
回路と第２回路を高抵抗Ｒで結ふという方法は有効であ
る。即ちこのようにすると第１回路ＣＣＴｌの出力段ト
ランジスタが作るｐｎ接合がオンになろうとしても流れ
る電流は高抵抗Ｒにより制限され、トランジスタの破壊
などは生じない。また高抵抗Ｒが大きな電圧降下を４Ｆ
しるから、バットＰ１例の電圧つまり第２回路０ＣＴ２
に加わる電圧（Ｊ制限を受けず、パッドＰ１に加えた電
圧がそのま一第２回路ＣＣＴ ２の入力電圧となる。
”Ｔ’ ２にり１応し、バソ１Ｎ）１はパワ１−５０に
りｌ応する。そして上述の操作し、１パソｌ”Ｐｌに電
圧を加えて第２回路ＣＣＴ ２を動作させ、この際第１
回路ＣＣＴ＋に（コ該電■；は不要であるからか５らな
いようにする。また第１回路ＣＣＴ ＋の出力で第２回
路ＣＣＴ ２を制御できるように、第１．第２回路の人
、出端は接続可能とする。か−る動作を行なわ−Ｕるに
４１第４図（ａｔに示すようにスイッチＳＷを設（］る
のが普ｉｌｌ］であり、スイッチし。１実際に（」トラ
ンジスタで構成するので第４図（ａｔ ｔ；＋第４図（
ｂｌの如くなる。こ＼でＱ４Ｊスイ・ノチＳＷを構成す
るトランジスタ、Ｐ ２［：ｌ該トランジスタのケート
に制御市川を与えるパワ１である。しかしこの」゛うな
回路でロパワＩ’Ｐ７などを設りねばならないからスペ
ースを広くとり築積度が［る。またパ・）１−Ｐ２に加
える電圧に制限を受１ｄるという問題がある。即らＩ・
ランジスタは半傳体基板のｐ層又Ｌ：１ｒｌｔに反対導
電型のソース、ロフィン領域を形成して構成し、そして
第１回路ＣＣＴｌの出力端はＣＭＯＳインバータなどで
構成されるが、この場合番Ｊｐチャネル、ｎチャネル両
ｌ・ランジスタがあり、従ってバッドＰ１にある程度辺
土の電圧を加えるとそれが正であれ、負であれ、トラン
ジスタＱまたは第１回路の出力段トランジスタのいずれ
かのソース、ドレインと基板とで構成するｐｎ接合がオ
ンしてしまう。これは当該ｌ・ランジスタを破壊し及び
又は第２回路ＣＣＴ ２に加わる電圧を制限してしまう
という不都合がある。この点第４図（Ｃ１のように第１
回路と第２回路を高抵抗Ｒで結ふという方法は有効であ
る。即ちこのようにすると第１回路ＣＣＴｌの出力段ト
ランジスタが作るｐｎ接合がオンになろうとしても流れ
る電流は高抵抗Ｒにより制限され、トランジスタの破壊
などは生じない。また高抵抗Ｒが大きな電圧降下を４Ｆ
しるから、バットＰ１例の電圧つまり第２回路０ＣＴ２
に加わる電圧（Ｊ制限を受けず、パッドＰ１に加えた電
圧がそのま一第２回路ＣＣＴ ２の入力電圧となる。
第５図は第４図（Ｃ１の方式をとったもので、第１回路
ＣＣＴＩの出力端は高抵抗Ｒを介して（・ランジスタ５
１のゲート及びパッド５０に接続される。
ＣＣＴＩの出力端は高抵抗Ｒを介して（・ランジスタ５
１のゲート及びパッド５０に接続される。
このようにすれば１１ｉ述の理由で何ら支障なく、バッ
ト５０に試験時に電圧を加えてスイッチトランジスタ５
１．・・・・・・をオンにし、また第１回路ＣＣＴ１の
出力で動作時はスイッチトランジスタ５１゜・・・・・
・をオンにし待（幾時口これらをオフにすることができ
る。
ト５０に試験時に電圧を加えてスイッチトランジスタ５
１．・・・・・・をオンにし、また第１回路ＣＣＴ１の
出力で動作時はスイッチトランジスタ５１゜・・・・・
・をオンにし待（幾時口これらをオフにすることができ
る。
発明の効果
以に説明したように本発明にｊ、ればヒュース回路にお
いで試験時にパットに加える電圧ＶｔにＶｃ＞ｙｔの条
（ｑを除くことができ大きな設計マージンが得られる。
いで試験時にパットに加える電圧ＶｔにＶｃ＞ｙｔの条
（ｑを除くことができ大きな設計マージンが得られる。
また従来方式のように増幅器などば必要でなく、スイッ
チを開いて簡単にパワーダウンモー１を実現できるなど
の効果が得られる。
チを開いて簡単にパワーダウンモー１を実現できるなど
の効果が得られる。
第１図ｉＪ従来のしユース回路を示す回路図、第２図は
本発明の基本形を示す回路図、第３図は本考案の具体例
を示す回路図、第４図は第１．第２回路の制御形式を説
明するブ「１ツク図、第５図番Ｊ゛第３図のスイッチ制
御部の具体例を示す回路図である。 図面で、β＋、Ｉ１２は電源線、２１，２２．・・・・
・・は定電流源、１１，１２．・・・・・・はヒユーズ
、３１．３２． ・・・・・・はバッド、４１．４２
． ・・・・・・は出力端、５１，５２．・・・・・
・はスイッチを構成するＭＯ３Ｉ・ランジスタ、ＣＣＴ
１はスイッチ制御電圧を出力する回路である。 出 願 人 富 士 通 株式会社 代理人弁理士 青 柳 稔 ０ 第２図 第３図 ２イ ２１ ２２ ２３ ２４ ２Ｎ＋■”
３２ ３３ ３４ ３Ｎ＋１ １２
１３ １４ ＋Ｎ ５１ ５２ ５４ １２ −’ｖｓ弔４区 第５図 １４４
本発明の基本形を示す回路図、第３図は本考案の具体例
を示す回路図、第４図は第１．第２回路の制御形式を説
明するブ「１ツク図、第５図番Ｊ゛第３図のスイッチ制
御部の具体例を示す回路図である。 図面で、β＋、Ｉ１２は電源線、２１，２２．・・・・
・・は定電流源、１１，１２．・・・・・・はヒユーズ
、３１．３２． ・・・・・・はバッド、４１．４２
． ・・・・・・は出力端、５１，５２．・・・・・
・はスイッチを構成するＭＯ３Ｉ・ランジスタ、ＣＣＴ
１はスイッチ制御電圧を出力する回路である。 出 願 人 富 士 通 株式会社 代理人弁理士 青 柳 稔 ０ 第２図 第３図 ２イ ２１ ２２ ２３ ２４ ２Ｎ＋■”
３２ ３３ ３４ ３Ｎ＋１ １２
１３ １４ ＋Ｎ ５１ ５２ ５４ １２ −’ｖｓ弔４区 第５図 １４４
Claims (2)
- （１）一対の電源線間に、定電流源とヒユーズを直列に
接続した回路を複数個並列に接続し、該複数個の直列接
続点にはそれぞれヒユーズ溶断電圧を加えるバット′お
よび出力端を接続してなるヒユーズ回路において、該複
数のヒユーズと電源線の一方との間にそれぞれスイッチ
を構成するＭｏ５ｔ・ランジスタを接続し、該トランジ
スタのゲートば試験時に該トランジスタをオンオフする
電圧を加えられる共通のバットに接続したことを特徴と
するヒユーズ回路。 - （２）共通のパッドは、書込めを行なわれたヒユーズ回
路の動作時にスイッチを構成するＭｏ３ｔ−ランジスタ
をオンにする電圧を出力し、待機時にはこれをオフにす
る電圧を出力する回路へも接続されたことを特徴とする
特許請求の範囲第１項記載のヒユーズ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23483382A JPS59121730A (ja) | 1982-12-27 | 1982-12-27 | ヒユ−ズ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23483382A JPS59121730A (ja) | 1982-12-27 | 1982-12-27 | ヒユ−ズ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121730A true JPS59121730A (ja) | 1984-07-13 |
| JPH0349216B2 JPH0349216B2 (ja) | 1991-07-26 |
Family
ID=16977087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23483382A Granted JPS59121730A (ja) | 1982-12-27 | 1982-12-27 | ヒユ−ズ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121730A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10763815B2 (en) | 2018-08-28 | 2020-09-01 | Kabushiki Kaisha Toshiba | IC chip and method of determining a fuse to be cut off |
| JP2021091024A (ja) * | 2019-12-09 | 2021-06-17 | 株式会社東芝 | Ｍｅｍｓ素子及び電気回路 |
| US11646170B2 (en) | 2020-09-15 | 2023-05-09 | Kabushiki Kaisha Toshiba | MEMS element and electrical circuit |
| US11837425B2 (en) | 2021-01-22 | 2023-12-05 | Kabushiki Kaisha Toshiba | MEMS element and electrical circuit |
-
1982
- 1982-12-27 JP JP23483382A patent/JPS59121730A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10763815B2 (en) | 2018-08-28 | 2020-09-01 | Kabushiki Kaisha Toshiba | IC chip and method of determining a fuse to be cut off |
| JP2021091024A (ja) * | 2019-12-09 | 2021-06-17 | 株式会社東芝 | Ｍｅｍｓ素子及び電気回路 |
| US11387064B2 (en) | 2019-12-09 | 2022-07-12 | Kabushiki Kaisha Toshiba | MEMS element fuse-like electrical circuit interrupter |
| US11646170B2 (en) | 2020-09-15 | 2023-05-09 | Kabushiki Kaisha Toshiba | MEMS element and electrical circuit |
| US11837425B2 (en) | 2021-01-22 | 2023-12-05 | Kabushiki Kaisha Toshiba | MEMS element and electrical circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0349216B2 (ja) | 1991-07-26 |
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