JPS59117139A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59117139A JPS59117139A JP57226136A JP22613682A JPS59117139A JP S59117139 A JPS59117139 A JP S59117139A JP 57226136 A JP57226136 A JP 57226136A JP 22613682 A JP22613682 A JP 22613682A JP S59117139 A JPS59117139 A JP S59117139A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- external
- circuit board
- printed circuit
- protruded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、薄形パッケージを備えた半導体装置に関する
。
。
従来のこの種の半導体装置として、第１図に示すような
面付は実装タイプのパッケージ（例えばフラットプラス
チックパッケージ（Ｆｌａｔ ＰｌａｓｔｉｃＰａｃｋ
ａｇｅ ） ） （以下、Ｆ’ＰＰという。）を備えた
半導体装置（以下、ＩＣという。）がある。このＩＣの
ＦＰＰＩは４方向に複数本の外部リード２をそれぞれ突
出されており、各リード２はほぼ乙字形状に下向きにそ
れぞれ折曲されている。
面付は実装タイプのパッケージ（例えばフラットプラス
チックパッケージ（Ｆｌａｔ ＰｌａｓｔｉｃＰａｃｋ
ａｇｅ ） ） （以下、Ｆ’ＰＰという。）を備えた
半導体装置（以下、ＩＣという。）がある。このＩＣの
ＦＰＰＩは４方向に複数本の外部リード２をそれぞれ突
出されており、各リード２はほぼ乙字形状に下向きにそ
れぞれ折曲されている。
このＰＰＰＩＣはプリント基板に第２図に示すように実
装される。プリント基板４上の各導体パターン５に各外
部リード２をそれぞれ整合しＦ Ｐ”Ｐｌの下面と基板
４の上面とを接着剤７で接着しズ当該整合を保持せしめ
た後、加熱炉（不図示）に通す等してリード２とパター
ン５とが溶着される。
装される。プリント基板４上の各導体パターン５に各外
部リード２をそれぞれ整合しＦ Ｐ”Ｐｌの下面と基板
４の上面とを接着剤７で接着しズ当該整合を保持せしめ
た後、加熱炉（不図示）に通す等してリード２とパター
ン５とが溶着される。
なお、図中、３は位置表示用の切欠部、６は通常プリン
ト基板４０表裏面にそれぞれ形成された導体パターン５
，５相互を迷路するために形成された透孔（スルーホー
ル）である。
ト基板４０表裏面にそれぞれ形成された導体パターン５
，５相互を迷路するために形成された透孔（スルーホー
ル）である。
しかしながら、このような従来のＰＰＰＩＣにあっては
、外部リードが水平になっているため、プリント基板上
の導体パターンに外部リードを整合させる際の整合作業
が困難になり、また、整合後、ＰＰＰの基板への接着初
期において整合がずれるという欠点がある。
、外部リードが水平になっているため、プリント基板上
の導体パターンに外部リードを整合させる際の整合作業
が困難になり、また、整合後、ＰＰＰの基板への接着初
期において整合がずれるという欠点がある。
本発明の目的は、前記従来技術の欠点を解消し、外部リ
ードと導体パターンとの整合を容易かつ確保することが
できる薄形パッケージを備えた半導体装置を提供するに
ある。
ードと導体パターンとの整合を容易かつ確保することが
できる薄形パッケージを備えた半導体装置を提供するに
ある。
以下、本発明を図面に示す実施例にしたがって説明する
。
。
第１図は本発明をＰＰＰを備えたＩＣＥ適用した場合の
一実施例を示す斜視図であり、第２図はその実装状態を
示す一部切断正面図である。
一実施例を示す斜視図であり、第２図はその実装状態を
示す一部切断正面図である。
本実施例において、このＩＣのＦＰＰＩから４方にそれ
ぞれ突出した複数本の外部リード１のうち適数本（本実
施例では３本）の外部リード８は、位置決め用の突出部
とし７て下方向に直角に折曲されている。この３本の位
置決め用外部リード８は四辺形のＰＰＰＩの４辺のうち
３辺にそれぞれ１本づつ配されている。また、このリー
ド８はプリント基板４の対応箇所に形成された各透孔６
にそれぞれ挿入し得るように形成されている。
ぞれ突出した複数本の外部リード１のうち適数本（本実
施例では３本）の外部リード８は、位置決め用の突出部
とし７て下方向に直角に折曲されている。この３本の位
置決め用外部リード８は四辺形のＰＰＰＩの４辺のうち
３辺にそれぞれ１本づつ配されている。また、このリー
ド８はプリント基板４の対応箇所に形成された各透孔６
にそれぞれ挿入し得るように形成されている。
前記構成にかかるＰＰＰＩＣをプリント基板に実装する
場合、プリント基板４上の所定箇所に接着材７を塗布し
た後、ＦＰＰＩの下面を接着材７に接触させつつ、各位
置決め用の外部リード８を基板４の対応箇所に穿設され
た各透孔６にそれぞれ挿入させる。この挿入により、Ｉ
Ｃの各外部リード２は相手方の導体パターン５に必然的
にそれぞれ整合載置され、かつ、各位置決め用外部り−
ド８と各透孔６との嵌合状態によりＦＰＰＩは基板４に
対する水平方向の移動を完全に阻止される。
場合、プリント基板４上の所定箇所に接着材７を塗布し
た後、ＦＰＰＩの下面を接着材７に接触させつつ、各位
置決め用の外部リード８を基板４の対応箇所に穿設され
た各透孔６にそれぞれ挿入させる。この挿入により、Ｉ
Ｃの各外部リード２は相手方の導体パターン５に必然的
にそれぞれ整合載置され、かつ、各位置決め用外部り−
ド８と各透孔６との嵌合状態によりＦＰＰＩは基板４に
対する水平方向の移動を完全に阻止される。
このようにして、整合を確保された状態で接着材７が硬
化すれば、当該整合は容易にずれることはない。
化すれば、当該整合は容易にずれることはない。
本実施例によれば、位置決め用の外部リードをプリント
基板の透孔に挿入することにより、各外部リード、各導
体パターン相互間の整合を必然的に達成することができ
、かつ、整合後のずれも防止することができる。したが
って、Ｐ Ｐ Ｐ’Ｉ Ｃのプリント基板への実装作業
についての自動化を推進することができる。また、整合
が必然的に実現されるから、整合用の治具等およびＦＰ
Ｐにおける位置表示用の切欠部３を省略することが可能
になる。さらに、整合後のずれを防止することができる
ことから、接着材７によるＦＰＰＩと基板４との仮１ト
めを省略することも可能になる。
基板の透孔に挿入することにより、各外部リード、各導
体パターン相互間の整合を必然的に達成することができ
、かつ、整合後のずれも防止することができる。したが
って、Ｐ Ｐ Ｐ’Ｉ Ｃのプリント基板への実装作業
についての自動化を推進することができる。また、整合
が必然的に実現されるから、整合用の治具等およびＦＰ
Ｐにおける位置表示用の切欠部３を省略することが可能
になる。さらに、整合後のずれを防止することができる
ことから、接着材７によるＦＰＰＩと基板４との仮１ト
めを省略することも可能になる。
なお、前記実施例では、複数本の外部リードを折曲して
透孔に嵌入する突出部を構成した場合につき説明したが
、突出部はＰＰＰの下面の一部を膨出させてね成しても
よく、また、形状が角棒である場合等においては単一の
ものを設ければ済む。
透孔に嵌入する突出部を構成した場合につき説明したが
、突出部はＰＰＰの下面の一部を膨出させてね成しても
よく、また、形状が角棒である場合等においては単一の
ものを設ければ済む。
また、本発明は、ＰＰＰＩＣに限らず、例えば面伺は実
装タイプの積層セラミックパッケージや面付は実装タイ
プのガラス封止パッケージヤチノプキャリアタイプパソ
ケージを備えたＩＣやテープキャリアタイプパンケージ
を備えたＩＣ等のような薄形パンケージを備えたＩＣ全
般に適用することができる。
装タイプの積層セラミックパッケージや面付は実装タイ
プのガラス封止パッケージヤチノプキャリアタイプパソ
ケージを備えたＩＣやテープキャリアタイプパンケージ
を備えたＩＣ等のような薄形パンケージを備えたＩＣ全
般に適用することができる。
以上説明したように、本発明によれば、外部リードと導
体パターンとの整合が容易に実現できるとともに、半眼
整合状態を確保することができる。
体パターンとの整合が容易に実現できるとともに、半眼
整合状態を確保することができる。
第１図は従来例を示す斜視図、
第２図はその実装状態を示す正面図、
第３図は本発明の一実施例を示す斜視図、第４図はその
実装状態を示す一部切断正面図である。 １、・、ＦＰＰ、２・・・外部リード、４・・・プリン
ト基板、訃・・導体パターン、６・・・透孔、訃・・位
置決め用外部リード（突出部）。
実装状態を示す一部切断正面図である。 １、・、ＦＰＰ、２・・・外部リード、４・・・プリン
ト基板、訃・・導体パターン、６・・・透孔、訃・・位
置決め用外部リード（突出部）。
Claims (1)
- 【特許請求の範囲】 １、薄形パッケージを備えた半導体装置において、前記
パッケージの外部に厚さ方向に突出してプリント基板の
透孔に挿入自在な突出部を設けたことを特徴とする半導
体装置。 ２、突出部が、パッケージから突出した外部リードのう
ち少なくとも１本を厚さ方向に折曲されて形成されたこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226136A JPS59117139A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226136A JPS59117139A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117139A true JPS59117139A (ja) | 1984-07-06 |
Family
ID=16840408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226136A Pending JPS59117139A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117139A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215846A (ja) * | 1985-07-12 | 1987-01-24 | Matsushita Electric Works Ltd | ピングリツドアレイ |
| US5107329A (en) * | 1988-02-26 | 1992-04-21 | Hitachi, Ltd. | Pin-grid array semiconductor device |
| GB2420020A (en) * | 2004-11-04 | 2006-05-10 | Richard Hoptroff | Method for mounting electrical component on printed circuit boards |
-
1982
- 1982-12-24 JP JP57226136A patent/JPS59117139A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215846A (ja) * | 1985-07-12 | 1987-01-24 | Matsushita Electric Works Ltd | ピングリツドアレイ |
| US5107329A (en) * | 1988-02-26 | 1992-04-21 | Hitachi, Ltd. | Pin-grid array semiconductor device |
| GB2420020A (en) * | 2004-11-04 | 2006-05-10 | Richard Hoptroff | Method for mounting electrical component on printed circuit boards |
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