JPS59116995A - アナログホ−ルド回路の書込み装置 - Google Patents
アナログホ−ルド回路の書込み装置Info
- Publication number
- JPS59116995A JPS59116995A JP23463082A JP23463082A JPS59116995A JP S59116995 A JPS59116995 A JP S59116995A JP 23463082 A JP23463082 A JP 23463082A JP 23463082 A JP23463082 A JP 23463082A JP S59116995 A JPS59116995 A JP S59116995A
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- signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
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- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アナログホールド回路の書込み装置に関し、
特にサイクリック式遠方監視制御装置におけるアナログ
ホールド回路の書込み装置に関する。
特にサイクリック式遠方監視制御装置におけるアナログ
ホールド回路の書込み装置に関する。
一般に、サイクリック式遠方監視制御装置において被制
御所から制御所へ伝送される信号は、いったん書込み装
置によって各アドレスに対応したアナログホールド回路
に書込み保持され、アドレス信号に対応したアナログ出
力としてアナログホールド回路から制御部に出力される
ようになっている。
御所から制御所へ伝送される信号は、いったん書込み装
置によって各アドレスに対応したアナログホールド回路
に書込み保持され、アドレス信号に対応したアナログ出
力としてアナログホールド回路から制御部に出力される
ようになっている。
第１図は従来のアナログホールド回路の書込み装置の構
成を示した図であシ、第２図は第１図の動作を説明する
タイミング・チャートである。
成を示した図であシ、第２図は第１図の動作を説明する
タイミング・チャートである。
第１図において、１は被制御所からの信号１０１を直列
−並列変換してデータ信号ＤＴとアドレス信号ＡＤとを
取シ出すｓ−ｐ変換器、２は上記データ信号ＤＴをアナ
ログ信号ＡＯに変換するＤ−Ａ変換器、３は上記アドレ
ス信号ＡＤに対応してリレーＧ１．Ｇ２・・・Ｇｎを゛
駆動するデコーダ回路（以下、デコーダという。）であ
る。
−並列変換してデータ信号ＤＴとアドレス信号ＡＤとを
取シ出すｓ−ｐ変換器、２は上記データ信号ＤＴをアナ
ログ信号ＡＯに変換するＤ−Ａ変換器、３は上記アドレ
ス信号ＡＤに対応してリレーＧ１．Ｇ２・・・Ｇｎを゛
駆動するデコーダ回路（以下、デコーダという。）であ
る。
また、４１〜４ｎはアナログホールド回路で、これらの
アナログホールド回路４１〜４ｎは一般にコンデンサＣ
１〜Ｃｎ、増幅器ＡＰＩ〜ＡＰｎ１および前記リレー０
１〜Ｇｎの各接点Ｔ１〜Ｔｎ等から構成されて込る。
アナログホールド回路４１〜４ｎは一般にコンデンサＣ
１〜Ｃｎ、増幅器ＡＰＩ〜ＡＰｎ１および前記リレー０
１〜Ｇｎの各接点Ｔ１〜Ｔｎ等から構成されて込る。
被制御所からの信号１０１はｓ−ｐ変換器１で直列−並
列変換され、第２図に示すようにアドレスＡＩ、Ａ２・
・・Ａｎのアドレス信号ＡＤとデータＤＪ、Ｄ２・・・
Ｄｎのデータ信号が出力される。このアドレス信号ＡＤ
の各アドレスＡＪ。
列変換され、第２図に示すようにアドレスＡＩ、Ａ２・
・・Ａｎのアドレス信号ＡＤとデータＤＪ、Ｄ２・・・
Ｄｎのデータ信号が出力される。このアドレス信号ＡＤ
の各アドレスＡＪ。
Ａ２・・・Ａｎとデータ信号ＤＴのデータＤ １ ａ
Ｄ ！・・・Ｄｎは各々対応してオ）、データ信号ＤＴ
はＤ−Ａ変換器２によシパルス状のアナログ信号ＡＯと
なる。一方、アドレス信号Ａ Ｉ：／”はデコーダ３に
よってリレー駆動信号ｇＪ 、ｇ２・・・ｇｎとして出
力され、第２図に示すようにリレーＧ１〜Ｇｎが順次ト
リがされる。これによシ、各アドレスＡ１〜Ａｎに対応
するアナログ信号ＡＯがリレーＧ１〜Ｇｎの接点’ｆ
１〜Ｔ ｎを通じて、それぞれアナログホールド回路４
１〜４ｎの各コンデンサＣ１〜Ｃｎに充電される。
Ｄ ！・・・Ｄｎは各々対応してオ）、データ信号ＤＴ
はＤ−Ａ変換器２によシパルス状のアナログ信号ＡＯと
なる。一方、アドレス信号Ａ Ｉ：／”はデコーダ３に
よってリレー駆動信号ｇＪ 、ｇ２・・・ｇｎとして出
力され、第２図に示すようにリレーＧ１〜Ｇｎが順次ト
リがされる。これによシ、各アドレスＡ１〜Ａｎに対応
するアナログ信号ＡＯがリレーＧ１〜Ｇｎの接点’ｆ
１〜Ｔ ｎを通じて、それぞれアナログホールド回路４
１〜４ｎの各コンデンサＣ１〜Ｃｎに充電される。
コンデンサＣ１〜Ｃｎに充電されたアナログ信号ＡＯは
次のサイクル、即ち１サイクリック時間Ｔ保持された後
、アドレス信号ＡＤの各アドレスＡ１〜Ａｎに対応した
アナログ出力ＡＯＩ 。
次のサイクル、即ち１サイクリック時間Ｔ保持された後
、アドレス信号ＡＤの各アドレスＡ１〜Ａｎに対応した
アナログ出力ＡＯＩ 。
Ａ ０２−・・ＡＯｎとして増幅器ＡＰ１．ＡＰ２・・
ＡＰｎをそれぞれ介して出力されていた。
ＡＰｎをそれぞれ介して出力されていた。
このよりに、従来の書込み装置においてはアドレス八１
〜Ａｎが一巡する１サイクリック時間Ｔ中に各アナログ
ホールド回路４１〜４ｎに書込む回数は１回であシ、こ
の間アナログホールド回路４１〜４ｎの各コンデンサＣ
１〜Ｃｎはアナログ信号ＡＯを保持しなければならなか
った。ところが、一般にサイクリック式遠方監視装置に
おいてはサイクリック時間Ｔは約３〜５秒程度であるた
め、アナログホールド回路の精度はすべてコンデンサと
増幅器で左右され、増幅器ＡＰ７〜ＡＰｎとしては入力
インピーダンスの高いもの、コンデンサＣ１〜Ｃｎとし
ては漏れ電流の少ないものが要求され、高価で形状が大
きいものとなってしまうという問題があった。
〜Ａｎが一巡する１サイクリック時間Ｔ中に各アナログ
ホールド回路４１〜４ｎに書込む回数は１回であシ、こ
の間アナログホールド回路４１〜４ｎの各コンデンサＣ
１〜Ｃｎはアナログ信号ＡＯを保持しなければならなか
った。ところが、一般にサイクリック式遠方監視装置に
おいてはサイクリック時間Ｔは約３〜５秒程度であるた
め、アナログホールド回路の精度はすべてコンデンサと
増幅器で左右され、増幅器ＡＰ７〜ＡＰｎとしては入力
インピーダンスの高いもの、コンデンサＣ１〜Ｃｎとし
ては漏れ電流の少ないものが要求され、高価で形状が大
きいものとなってしまうという問題があった。
本発明は上記の問題を解決するためになされたものであ
シ、一般に使用されているコンデンサや増幅器を使用で
き、安価でコンパクトなアナログホールド回路が実現可
能なアナログホールド回路の書込み装置を提供すること
を目的とするものである。
シ、一般に使用されているコンデンサや増幅器を使用で
き、安価でコンパクトなアナログホールド回路が実現可
能なアナログホールド回路の書込み装置を提供すること
を目的とするものである。
本発明は上記目的を達成するために次の如く構成したこ
とを特徴としている。即ち本発明は、監視信号を直並列
変換して得られたアドレス信号（以下外部アドレスと記
す）と同じアドレスを持ち、外部アドレス信号の１ワ一
ド時間内でサイクリックする内部アドレス信号を発生さ
せ、この内部アドレスでアドレッシングするＲＡＭに外
部アドレスと内部アドレスが一致したときに前記直並列
変換して得られた最新のデータを記憶させ、内部アドレ
スのタイミングで記憶内容を読み出して、Ｄ−Ａ変換し
アナログホールド回路に加え、アナログホールド回路の
接点を内部アドレスのタイミングで動作させて、外部ア
ドレスのサイクリック時間よ）はるかに短かい間隔でデ
ータをアナログホールド回路に書込むようにしたことを
特徴としている。
とを特徴としている。即ち本発明は、監視信号を直並列
変換して得られたアドレス信号（以下外部アドレスと記
す）と同じアドレスを持ち、外部アドレス信号の１ワ一
ド時間内でサイクリックする内部アドレス信号を発生さ
せ、この内部アドレスでアドレッシングするＲＡＭに外
部アドレスと内部アドレスが一致したときに前記直並列
変換して得られた最新のデータを記憶させ、内部アドレ
スのタイミングで記憶内容を読み出して、Ｄ−Ａ変換し
アナログホールド回路に加え、アナログホールド回路の
接点を内部アドレスのタイミングで動作させて、外部ア
ドレスのサイクリック時間よ）はるかに短かい間隔でデ
ータをアナログホールド回路に書込むようにしたことを
特徴としている。
以下、本発明の実施例を図面を参照して詳細に説明する
。
。
第３図及び＠４図はいづれも本発明の一実施例を説明す
るためのもので、第１図は書込み装置の構成を示すブロ
ック図であシ、第４図は同実施例の動作を説明するため
のタイミング・チャートである。なお、第３図及び第４
図において第１図及び第２図と同一部分又は相当する部
分には同一符号を付し、その部分の詳細な説明は省略す
る。
るためのもので、第１図は書込み装置の構成を示すブロ
ック図であシ、第４図は同実施例の動作を説明するため
のタイミング・チャートである。なお、第３図及び第４
図において第１図及び第２図と同一部分又は相当する部
分には同一符号を付し、その部分の詳細な説明は省略す
る。
第３図において、５は論理回路からなる集積記憶回路（
以下ＲＡＭという）で、このＲＡＭ ５はｓ−ｐ変換器
１からのデータ信号ＤＴを後述するコン・母レータ６か
らの出力に基づいて記憶するとともに、内部アドレス発
生器７からの出力に従って記憶したデータ信号ＤＴＩを
出力するものである。コンパレータ６はＳ−Ｐ変換器１
からのアドレス信号ＡＤと内部発生器７からのアドレス
信号ＡＩｙとを比較してアドレスが一致したときに論理
値”θ″の書込み許可信号をＲＡＭ ６に出力するもの
であシ、アドレスが一致しない場合は論理値“１”の書
込み不可信号を出力する。
以下ＲＡＭという）で、このＲＡＭ ５はｓ−ｐ変換器
１からのデータ信号ＤＴを後述するコン・母レータ６か
らの出力に基づいて記憶するとともに、内部アドレス発
生器７からの出力に従って記憶したデータ信号ＤＴＩを
出力するものである。コンパレータ６はＳ−Ｐ変換器１
からのアドレス信号ＡＤと内部発生器７からのアドレス
信号ＡＩｙとを比較してアドレスが一致したときに論理
値”θ″の書込み許可信号をＲＡＭ ６に出力するもの
であシ、アドレスが一致しない場合は論理値“１”の書
込み不可信号を出力する。
内部アドレス発生器７はアナログホールド回路４１．４
２・・・４ｎの各アドレスに対応したアドレス信号ＡＤ
’をＳ−Ｐ変換器１からのアドレス信号ＡＤの１ワ一ド
期間内で順次出力するように設定され、しかもそのサイ
クル時間は１ワ一ド期間よシ短かくなるように設定され
ている。
２・・・４ｎの各アドレスに対応したアドレス信号ＡＤ
’をＳ−Ｐ変換器１からのアドレス信号ＡＤの１ワ一ド
期間内で順次出力するように設定され、しかもそのサイ
クル時間は１ワ一ド期間よシ短かくなるように設定され
ている。
次に、本実施例の動作を第４図を参照して説明する。
本装置のｓ−ｐ変換器１に入力された被制御所からの信
号１０１は直列−並列変換され、第４図に示すようにア
ドレスＡ１〜Ａｎを有するアドレス信号ＡＤ（！ニア’
−タＤｌｌ〜Ｄｎｎを有するデータ信号ＤＴとして出力
される。Ｓ−Ｐ変換器１から出力されたアドレス信号Ａ
Ｄは一致回路６に入力され、内部アドレス発生器７から
の内部アドレス信号ＡＤ’と一致が取られる。ここで、
内部アドレス発生器７から出力された内部アドレス信号
ＡＤ’はＳ−Ｐ変換器１からのアドレス信号ＡＤ（外部
アドレス信号）と同じアドレスＡＪ、Ａ、？・・・Ａｎ
を持たされておシ、アドレス信号ＡＤの１ワ一ド時間Ｔ
ｌ内でサイクリックされてｂる。なお、本実施例では内
部アドレス信号ＡＩｙの１サイクル時間Ｔ２は後述する
理由によ！アドレス信号ＡＤの１ワ一ド時間Ｔ１よシ内
部アドレス信号ＡＩ）’の１ワード時間分短くなってい
る。
号１０１は直列−並列変換され、第４図に示すようにア
ドレスＡ１〜Ａｎを有するアドレス信号ＡＤ（！ニア’
−タＤｌｌ〜Ｄｎｎを有するデータ信号ＤＴとして出力
される。Ｓ−Ｐ変換器１から出力されたアドレス信号Ａ
Ｄは一致回路６に入力され、内部アドレス発生器７から
の内部アドレス信号ＡＤ’と一致が取られる。ここで、
内部アドレス発生器７から出力された内部アドレス信号
ＡＤ’はＳ−Ｐ変換器１からのアドレス信号ＡＤ（外部
アドレス信号）と同じアドレスＡＪ、Ａ、？・・・Ａｎ
を持たされておシ、アドレス信号ＡＤの１ワ一ド時間Ｔ
ｌ内でサイクリックされてｂる。なお、本実施例では内
部アドレス信号ＡＩｙの１サイクル時間Ｔ２は後述する
理由によ！アドレス信号ＡＤの１ワ一ド時間Ｔ１よシ内
部アドレス信号ＡＩ）’の１ワード時間分短くなってい
る。
したがって、いまアドレスＡ１のアドレス信号ＡＤがＳ
−Ｐ変換器１から一致回路６に入力されたとすると、−
数回路６の出力６０１は第４図に示すように内部アドレ
ス信号ＡＩｙのアドレスがＡ１のときのみ論理値４１０
Ｉ＋の書込み許可信号をＲＡＭ ５に出力する。これ
によって、ＦｔＡｌｌＬ５はＳ−Ｐ変換器１から供給さ
れたデータＤｌｌのデータ信号ＤＴを記憶更新すると同
時に、この新規なデータＤｌｌを読み出し出力ＭＤとし
てＤ−Ａ変換器２に出力される。
−Ｐ変換器１から一致回路６に入力されたとすると、−
数回路６の出力６０１は第４図に示すように内部アドレ
ス信号ＡＩｙのアドレスがＡ１のときのみ論理値４１０
Ｉ＋の書込み許可信号をＲＡＭ ５に出力する。これ
によって、ＦｔＡｌｌＬ５はＳ−Ｐ変換器１から供給さ
れたデータＤｌｌのデータ信号ＤＴを記憶更新すると同
時に、この新規なデータＤｌｌを読み出し出力ＭＤとし
てＤ−Ａ変換器２に出力される。
また、内部アドレス発生器７からの内部アドレス信号Ａ
Ｉ）’は一致回路６の他にデコーダ３およびＲＡＭ ５
に入力される。デコーダ３に入力された内部アドレス信
号ＡＤ’はリレー駆動信号ｇｌ 、ｇ２・・・ｇｎとし
て出力され、リレーＧｌ。
Ｉ）’は一致回路６の他にデコーダ３およびＲＡＭ ５
に入力される。デコーダ３に入力された内部アドレス信
号ＡＤ’はリレー駆動信号ｇｌ 、ｇ２・・・ｇｎとし
て出力され、リレーＧｌ。
Ｇ２・・・Ｇｎがアドレス信号ＡＤの１ワ一ド期間Ｔｌ
内に１＠次トリガされる。一方、ＲＡＭ５に入力された
アドレス信号ＡＤ’はＲＡＭ ５に記憶されたデータＤ
２〜Ｄｎをアドレスに従って読み出し、Ｄ−Ａ変換器２
に入力する。このようにして、読み出されたＲＡＭ ５
の記憶データＤ１１．Ｄ２゜Ｄ３・・・ＤｎはＤ−Ａ変
換器２によってアナログ信号ＡＯに変換された後、時系
列的にリレー０１〜Ｇｎの接点Ｔ１〜Ｔｎが閉じてｈる
アナログホールド回路４１〜４ｎに順次入力され、各コ
ンデンサＣ１〜ｃｎに充電される。そしで、上述した動
作が内部アドレス信号ＡＩｙの１サイクル時間Ｔ２周期
で繰シ返され、この間ＲＡＭ ５ Ｋはアドレス信号Ａ
Ｄのアドレスに対応したデータのみが記憶更新される。
内に１＠次トリガされる。一方、ＲＡＭ５に入力された
アドレス信号ＡＤ’はＲＡＭ ５に記憶されたデータＤ
２〜Ｄｎをアドレスに従って読み出し、Ｄ−Ａ変換器２
に入力する。このようにして、読み出されたＲＡＭ ５
の記憶データＤ１１．Ｄ２゜Ｄ３・・・ＤｎはＤ−Ａ変
換器２によってアナログ信号ＡＯに変換された後、時系
列的にリレー０１〜Ｇｎの接点Ｔ１〜Ｔｎが閉じてｈる
アナログホールド回路４１〜４ｎに順次入力され、各コ
ンデンサＣ１〜ｃｎに充電される。そしで、上述した動
作が内部アドレス信号ＡＩｙの１サイクル時間Ｔ２周期
で繰シ返され、この間ＲＡＭ ５ Ｋはアドレス信号Ａ
Ｄのアドレスに対応したデータのみが記憶更新される。
このように、本実施例においては各コンデンサＣ１〜Ｃ
ｎに充電されるアナログ信号ＡＯを１サイクリック期間
Ｔ中、内部アドレス信号ＡＤ’の１サイクル時間Ｔ２周
期でｎ回縁シ返し充電しているので、コンデンサＣ１〜
Ｃｎの容量を小さくすることができ、入力インピーダン
スの高い増幅器ＡＰ７〜ＡＰｎを必要としない。
ｎに充電されるアナログ信号ＡＯを１サイクリック期間
Ｔ中、内部アドレス信号ＡＤ’の１サイクル時間Ｔ２周
期でｎ回縁シ返し充電しているので、コンデンサＣ１〜
Ｃｎの容量を小さくすることができ、入力インピーダン
スの高い増幅器ＡＰ７〜ＡＰｎを必要としない。
なお、上記実施例においてはコンデンサＣ１〜Ｃｎの容
量をなるべく小さくするために、内部アドレス信号ＡＤ
’の１サイクル時間Ｔ２をアドレス信号ＡＤの１ワ一ド
時間ＴＩより１ワード時間Ｔ３分短く設定したが、内部
アドレス信号ＡＤ’の１サイクル時間Ｔ２を上記１ワ一
ド時間Ｔ１と一致させても実施可能であシ、さらに１ワ
一ド時間Ｔ１以上であっても実施可能である。ただし、
その場合には１サイクル時間Ｔ２が長くなるにつれ、コ
ンデンサの容量を大きくすることは言うまでもなｈｏ また、本実施例ではアナログホールド回路の開閉手段と
してリレー回路を用いたが、例えばトランジスタ等の高
速スイッチング素子を用いれば更に確実な書込み動作が
得られる。
量をなるべく小さくするために、内部アドレス信号ＡＤ
’の１サイクル時間Ｔ２をアドレス信号ＡＤの１ワ一ド
時間ＴＩより１ワード時間Ｔ３分短く設定したが、内部
アドレス信号ＡＤ’の１サイクル時間Ｔ２を上記１ワ一
ド時間Ｔ１と一致させても実施可能であシ、さらに１ワ
一ド時間Ｔ１以上であっても実施可能である。ただし、
その場合には１サイクル時間Ｔ２が長くなるにつれ、コ
ンデンサの容量を大きくすることは言うまでもなｈｏ また、本実施例ではアナログホールド回路の開閉手段と
してリレー回路を用いたが、例えばトランジスタ等の高
速スイッチング素子を用いれば更に確実な書込み動作が
得られる。
以上述べたように本発明によれば、アナログホールド回
路の各コンデンサに充電されるアナログ信号を一定周期
で繰シ返し充電するようにしたので、安価でコンパクト
々アナログホールド回路が実現できるという優れた効果
が得られる。
路の各コンデンサに充電されるアナログ信号を一定周期
で繰シ返し充電するようにしたので、安価でコンパクト
々アナログホールド回路が実現できるという優れた効果
が得られる。
第１図及び第２図はいずれも従来のアナログホールド回
路の書込み装置を説明するためのもので、第１図はブロ
ック図、第２図はタイミング・チャート図、第３図及び
第４図はいずれも本発明の一実施例を説明するためのも
ので、第３図はブロック図、第４図はタイミング・チャ
ート図である。 １・・・ｓ−ｐ変換器、２・・・Ｄ−Ａ変換器、３・・
・デコーダ、４１〜４ｎ・・・アナログホールド回路、
５・・・ＲＡＭ、６・・・一致回路、７・・・内部アド
レス発生器。
路の書込み装置を説明するためのもので、第１図はブロ
ック図、第２図はタイミング・チャート図、第３図及び
第４図はいずれも本発明の一実施例を説明するためのも
ので、第３図はブロック図、第４図はタイミング・チャ
ート図である。 １・・・ｓ−ｐ変換器、２・・・Ｄ−Ａ変換器、３・・
・デコーダ、４１〜４ｎ・・・アナログホールド回路、
５・・・ＲＡＭ、６・・・一致回路、７・・・内部アド
レス発生器。
Claims (1)
- 外部からの外部アドレスとデータの直列信号を並列信号
に変換するｓ−ｐ変換器と、前記外部アドレスと同数で
かつ上記外部アドレスの１ワ一ド時間内でサイクリック
する内部アドレスを発生する内部アドレス発生器と、前
記外部アドレスと内部アドレスの一致を検出したとき書
込み許可信号を出力するアドレス比較器と、このアドレ
ス比較器から書込み許可信号を受けたとき、前記Ｓ−Ｐ
変換器のデータ出力を記憶すると共にこの記憶された内
容を前記内部アドレスに従って読み出し、前記アドレス
比較器から書込み許可信号が出力されないときは、記憶
されているデータを内部アドレスに従って読み出すＲＡ
Ｍと、前記ＲＡＭによって読み出されたデータをＤ−Ａ
変換するＤ−Ａ変換器と、前記内部アト９レス信号を受
け、このアドレスに対応して順次論理信号を出力するデ
コーダ回路と、アナログホールド回路の入力側に設けら
れ、前記デコーダ回路から出力される論理信号に応じて
開閉するスイッチ素子とを具備したことを特徴とするア
ナログホールド回路の書込み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23463082A JPS59116995A (ja) | 1982-12-23 | 1982-12-23 | アナログホ−ルド回路の書込み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23463082A JPS59116995A (ja) | 1982-12-23 | 1982-12-23 | アナログホ−ルド回路の書込み装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116995A true JPS59116995A (ja) | 1984-07-06 |
| JPS6248320B2 JPS6248320B2 (ja) | 1987-10-13 |
Family
ID=16974041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23463082A Granted JPS59116995A (ja) | 1982-12-23 | 1982-12-23 | アナログホ−ルド回路の書込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116995A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651585A1 (en) * | 1993-10-29 | 1995-05-03 | SANYO ELECTRIC Co., Ltd. | Analog circuit controller using signals indicative of control voltage and type of control voltage |
-
1982
- 1982-12-23 JP JP23463082A patent/JPS59116995A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651585A1 (en) * | 1993-10-29 | 1995-05-03 | SANYO ELECTRIC Co., Ltd. | Analog circuit controller using signals indicative of control voltage and type of control voltage |
| US5872603A (en) * | 1993-10-29 | 1999-02-16 | Sanyo Electric Co., Ltd. | Analog circuit controller using signals indicative of control voltage and type of control voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248320B2 (ja) | 1987-10-13 |
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