JPS6248320B2 - - Google Patents
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- JPS6248320B2 JPS6248320B2 JP23463082A JP23463082A JPS6248320B2 JP S6248320 B2 JPS6248320 B2 JP S6248320B2 JP 23463082 A JP23463082 A JP 23463082A JP 23463082 A JP23463082 A JP 23463082A JP S6248320 B2 JPS6248320 B2 JP S6248320B2
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- 239000003990 capacitor Substances 0.000 description 12
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical class C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 125000004122 cyclic group Chemical group 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
Landscapes
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アナログホールド回路の書込み装置
に関し、特にサイクリツク式遠方監視制御装置に
おけるアナログホールド回路の書込み装置に関す
る。
に関し、特にサイクリツク式遠方監視制御装置に
おけるアナログホールド回路の書込み装置に関す
る。
一般に、サイクリツク式遠方監視制御装置にお
いて被制御所から制御所へ伝送される信号は、い
つたん書込み装置によつて各アドレスに対応した
アナログホールド回路に書込み保持され、アドレ
ス信号に対応したアナログ出力としてアナログホ
ールド回路から制御部に出力されるようになつて
いる。
いて被制御所から制御所へ伝送される信号は、い
つたん書込み装置によつて各アドレスに対応した
アナログホールド回路に書込み保持され、アドレ
ス信号に対応したアナログ出力としてアナログホ
ールド回路から制御部に出力されるようになつて
いる。
第１図は従来のアナログホールド回路の書込み
装置の構成を示した図であり、第２図は第１図の
動作を説明するタイミング・チヤートである。
装置の構成を示した図であり、第２図は第１図の
動作を説明するタイミング・チヤートである。
第１図において、１は被制御所からの信号１０
１を直列―並列変換してデータ信号DTとアドレ
ス信号ADとを取り出すＳ―Ｐ変換器、２は上記
データ信号DTをアナログ信号AOに変換するＤ
―Ａ変換器、３は上記アドレス信号ADに対応し
てリレーＧ１，Ｇ２…Gnを駆動するデコーダ回
路（以下、デコーダという。）である。また、４
１〜４ｎはアナログホールド回路で、これらのア
ナログホールド回路４１〜４ｎは一般にコンデン
サＣ１〜Cn、増幅器AP１〜APn、および前記リ
レーＧ１〜Gnの各接点Ｔ１〜Tn等から構成され
ている。
１を直列―並列変換してデータ信号DTとアドレ
ス信号ADとを取り出すＳ―Ｐ変換器、２は上記
データ信号DTをアナログ信号AOに変換するＤ
―Ａ変換器、３は上記アドレス信号ADに対応し
てリレーＧ１，Ｇ２…Gnを駆動するデコーダ回
路（以下、デコーダという。）である。また、４
１〜４ｎはアナログホールド回路で、これらのア
ナログホールド回路４１〜４ｎは一般にコンデン
サＣ１〜Cn、増幅器AP１〜APn、および前記リ
レーＧ１〜Gnの各接点Ｔ１〜Tn等から構成され
ている。
被制御所からの信号１０１はＳ―Ｐ変換器１で
直列―並列変換され、第２図に示すようにアドレ
スＡ１，Ａ２…Anのアドレス信号ADとデータＤ
１，Ｄ２…Dnのデータ信号が出力される。この
アドレス信号ADの各アドレスＡ１，Ａ２…Anと
データ信号DTのデータＤ１，Ｄ２…Dnは各々対
応しており、データ信号DTはＤ―Ａ変換器２に
よりパルス状のアナログ信号AOとなる。一方、
アドレス信号ADはデコーダ３によつてリレー駆
動信号ｇ１，ｇ２…gnとして出力され、第２図
に示すようにリレーＧ１〜Gnが順次トリガされ
る。これにより、各アドレスＡ１〜Anに対応す
るアナログ信号AOがリレーＧ１〜Gnの接点Ｔ１
〜Tnを通じて、それぞれアナログホールド回路
４１〜４ｎの各コンデンサＣ１〜Cnに充電され
る。
直列―並列変換され、第２図に示すようにアドレ
スＡ１，Ａ２…Anのアドレス信号ADとデータＤ
１，Ｄ２…Dnのデータ信号が出力される。この
アドレス信号ADの各アドレスＡ１，Ａ２…Anと
データ信号DTのデータＤ１，Ｄ２…Dnは各々対
応しており、データ信号DTはＤ―Ａ変換器２に
よりパルス状のアナログ信号AOとなる。一方、
アドレス信号ADはデコーダ３によつてリレー駆
動信号ｇ１，ｇ２…gnとして出力され、第２図
に示すようにリレーＧ１〜Gnが順次トリガされ
る。これにより、各アドレスＡ１〜Anに対応す
るアナログ信号AOがリレーＧ１〜Gnの接点Ｔ１
〜Tnを通じて、それぞれアナログホールド回路
４１〜４ｎの各コンデンサＣ１〜Cnに充電され
る。
コンデンサＣ１〜Cnに充電されたアナログ信
号AOは次のサイクル、即ち１サイクリツク時間
Ｔ保持された後、アドレス信号ADの各アドレス
Ａ１〜Anに対応したアナログ出力AO１，AO２
…AOnとして増幅器AP１，AP２…APnをそれぞ
れ介して出力されていた。
号AOは次のサイクル、即ち１サイクリツク時間
Ｔ保持された後、アドレス信号ADの各アドレス
Ａ１〜Anに対応したアナログ出力AO１，AO２
…AOnとして増幅器AP１，AP２…APnをそれぞ
れ介して出力されていた。
このように、従来の書込み装置においてはアド
レスＡ１〜Anが一巡する１サイクリツク時間Ｔ
中に各アナログホールド回路４１〜４ｎに書込む
回数は１回であり、この間アナログホールド回路
４１〜４ｎの各コンデンサＣ１〜Cnはアナログ
信号AOを保持しなければならなかつた。ところ
が、一般にサイクリツク式遠方監視装置において
はサイクリツク時間Ｔは約３〜５秒程度であるた
め、アナログホールド回路の精度はすべてコンデ
ンサと増幅器で左右され、増幅器AP１〜APnと
しては入力インピーダンスの高いもの、コンデン
サＣ１〜Cnとしては漏れ電流の少ないものが要
求され、高価で形状が大きいものとなつてしまう
という問題があつた。
レスＡ１〜Anが一巡する１サイクリツク時間Ｔ
中に各アナログホールド回路４１〜４ｎに書込む
回数は１回であり、この間アナログホールド回路
４１〜４ｎの各コンデンサＣ１〜Cnはアナログ
信号AOを保持しなければならなかつた。ところ
が、一般にサイクリツク式遠方監視装置において
はサイクリツク時間Ｔは約３〜５秒程度であるた
め、アナログホールド回路の精度はすべてコンデ
ンサと増幅器で左右され、増幅器AP１〜APnと
しては入力インピーダンスの高いもの、コンデン
サＣ１〜Cnとしては漏れ電流の少ないものが要
求され、高価で形状が大きいものとなつてしまう
という問題があつた。
本発明は上記の問題を解決するためになされた
ものであり、一般に使用されているコンデンサや
増幅器を使用でき、安価でコンパクトなアナログ
ホールド回路が実現可能なアナログホールド回路
の書込み装置を提供することを目的とするもので
ある。
ものであり、一般に使用されているコンデンサや
増幅器を使用でき、安価でコンパクトなアナログ
ホールド回路が実現可能なアナログホールド回路
の書込み装置を提供することを目的とするもので
ある。
本発明は上記目的を達成するために次の如く構
成したことを特徴としている。即ち本発明は、監
視信号を直並列変換して得られたアドレス信号
（以下外部アドレスと記す）と同じアドレスを持
ち、外部アドレス信号の１ワード時間内でサイク
リツクする内部アドレス信号を発生させ、この内
部アドレスでアドレツシングするRAMに外部ア
ドレスと内部アドレスが一致したときに前記直並
列変換して得られた最新のデータを記憶させ、内
部アドレスのタイミングで記憶内容を読み出し
て、Ｄ―Ａ変換しアナログホールド回路に加え、
アナログホールド回路の接点を内部アドレスのタ
イミングで動作させて、外部アドレスのサイクリ
ツク時間よりはるかに短かい間隔でデータをアナ
ログホールド回路に書込むようにしたことを特徴
としている。
成したことを特徴としている。即ち本発明は、監
視信号を直並列変換して得られたアドレス信号
（以下外部アドレスと記す）と同じアドレスを持
ち、外部アドレス信号の１ワード時間内でサイク
リツクする内部アドレス信号を発生させ、この内
部アドレスでアドレツシングするRAMに外部ア
ドレスと内部アドレスが一致したときに前記直並
列変換して得られた最新のデータを記憶させ、内
部アドレスのタイミングで記憶内容を読み出し
て、Ｄ―Ａ変換しアナログホールド回路に加え、
アナログホールド回路の接点を内部アドレスのタ
イミングで動作させて、外部アドレスのサイクリ
ツク時間よりはるかに短かい間隔でデータをアナ
ログホールド回路に書込むようにしたことを特徴
としている。
以下、本発明の実施例を図面を参照して詳細に
説明する。
説明する。
第３図及び第４図はいづれも本発明の一実施例
を説明するためのもので、第１図は書込み装置の
構成を示すブロツク図であり、第４図は同実施例
の動作を説明するためのタイミング・チヤートで
ある。なお、第３図及び第４図において第１図及
び第２図と同一部分又は相当する部分には同一符
号を付し、その部分の詳細な説明は省略する。
を説明するためのもので、第１図は書込み装置の
構成を示すブロツク図であり、第４図は同実施例
の動作を説明するためのタイミング・チヤートで
ある。なお、第３図及び第４図において第１図及
び第２図と同一部分又は相当する部分には同一符
号を付し、その部分の詳細な説明は省略する。
第３図において、５は論理回路からなる集積記
憶回路（以下RAMという）で、このRAM５はＳ
―Ｐ変換器１からのデータ信号DTを後述するコ
ンパレータ６からの出力に基づいて記憶するとと
もに、内部アドレス発生器７からの出力に従つて
記憶したデータ信号DT１を出力するものであ
る。コンパレータ６はＳ―Ｐ変換器１からのアド
レス信号ADと内部発生器７からのアドレス信号
AD′とを比較してアドレスが一致したときに論理
値“０”の書込み許可信号をRAM６に出力する
ものであり、アドレスが一致しない場合は論理値
“１”の書込み不可信号を出力する。内部アドレ
ス発生器７はアナログホールド回路４１，４２…
４ｎの各アドレスに対応したアドレス信号AD′を
Ｓ―Ｐ変換器１からのアドレス信号ADの１ワー
ド期間内で順次出力するように設定され、しかも
そのサイクル時間は１ワード期間より短かくなる
ように設定されている。
憶回路（以下RAMという）で、このRAM５はＳ
―Ｐ変換器１からのデータ信号DTを後述するコ
ンパレータ６からの出力に基づいて記憶するとと
もに、内部アドレス発生器７からの出力に従つて
記憶したデータ信号DT１を出力するものであ
る。コンパレータ６はＳ―Ｐ変換器１からのアド
レス信号ADと内部発生器７からのアドレス信号
AD′とを比較してアドレスが一致したときに論理
値“０”の書込み許可信号をRAM６に出力する
ものであり、アドレスが一致しない場合は論理値
“１”の書込み不可信号を出力する。内部アドレ
ス発生器７はアナログホールド回路４１，４２…
４ｎの各アドレスに対応したアドレス信号AD′を
Ｓ―Ｐ変換器１からのアドレス信号ADの１ワー
ド期間内で順次出力するように設定され、しかも
そのサイクル時間は１ワード期間より短かくなる
ように設定されている。
次に、本実施例の動作を第４図を参照して説明
する。
する。
本装置のＳ―Ｐ変換器１に入力された被制御所
からの信号１０１は直列―並列変換され、第４図
に示すようにアドレスＡ１〜Anを有するアドレ
ス信号ADとデータＤ１１〜Dnnを有するデータ
信号DTとして出力される。Ｓ―Ｐ変換器１から
出力されたアドレス信号ADは一致回路６に入力
され、内部アドレス発生器７からの内部アドレス
信号AD′と一致が取られる。ここで、内部アドレ
ス発生器７から出力された内部アドレス信号
AD′はＳ―Ｐ変換器１からのアドレス信号AD
（外部アドレス信号）と同じアドレスＡ１，Ａ２
…Anを持たされており、アドレス信号ADの１ワ
ード時間Ｔ１内でサイクリツクされている。な
お、本実施例では内部アドレス信号AD′の１サイ
クル時間Ｔ２は後述する理由によりアドレス信号
ADの１ワード時間Ｔ１より内部アドレス信号
AD′の１ワード時間分短くなつている。
からの信号１０１は直列―並列変換され、第４図
に示すようにアドレスＡ１〜Anを有するアドレ
ス信号ADとデータＤ１１〜Dnnを有するデータ
信号DTとして出力される。Ｓ―Ｐ変換器１から
出力されたアドレス信号ADは一致回路６に入力
され、内部アドレス発生器７からの内部アドレス
信号AD′と一致が取られる。ここで、内部アドレ
ス発生器７から出力された内部アドレス信号
AD′はＳ―Ｐ変換器１からのアドレス信号AD
（外部アドレス信号）と同じアドレスＡ１，Ａ２
…Anを持たされており、アドレス信号ADの１ワ
ード時間Ｔ１内でサイクリツクされている。な
お、本実施例では内部アドレス信号AD′の１サイ
クル時間Ｔ２は後述する理由によりアドレス信号
ADの１ワード時間Ｔ１より内部アドレス信号
AD′の１ワード時間分短くなつている。
したがつて、いまアドレスＡ１のアドレス信号
ADがＳ―Ｐ変換器１から一致回路６に入力され
たとすると、一致回路６の出力６０１は第４図に
示すように内部アドレス信号AD′のアドレスがＡ
１のときのみ論理値“０”の書込み許可信号を
RAM５に出力する。これによつて、RAM５はＳ
―Ｐ変換器１から供給されたデータＤ１１のデー
タ信号DTを記憶更新すると同時に、この新規な
データＤ１１を読み出し出力MDとしてＤ―Ａ変
換器２に出力される。
ADがＳ―Ｐ変換器１から一致回路６に入力され
たとすると、一致回路６の出力６０１は第４図に
示すように内部アドレス信号AD′のアドレスがＡ
１のときのみ論理値“０”の書込み許可信号を
RAM５に出力する。これによつて、RAM５はＳ
―Ｐ変換器１から供給されたデータＤ１１のデー
タ信号DTを記憶更新すると同時に、この新規な
データＤ１１を読み出し出力MDとしてＤ―Ａ変
換器２に出力される。
また、内部アドレス発生器７からの内部アドレ
ス信号AD′は一致回路６の他にデコーダ３および
RAM５に入力される。デコーダ３に入力された
内部アドレス信号AD′はリレー駆動信号ｇ１，ｇ
２…gnとして出力され、リレーＧ１，Ｇ２…Gn
がアドレス信号ADの１ワード期間Ｔ１内に順次
トリガされる。一方、RAM５に入力されたアド
レス信号AD′はRAM５に記憶されたデータＤ２
〜Dnをアドレスに従つて読み出し、Ｄ―Ａ変換
器２に入力する。このようにして、読み出された
RAM５の記憶データＤ１１，Ｄ２，Ｄ３…Dnは
Ｄ―Ａ変換器２によつてアナログ信号AOに変換
された後、時系列的にリレーＧ１〜Gnの接点Ｔ
１〜Tnが閉じているアナログホールド回路４１
〜４ｎに順次入力され、各コンデンサＣ１〜Cn
に充電される。そして、上述した動作が内部アド
レス信号AD′の１サイクル時間Ｔ２周期で繰り返
され、この間RAM５にはアドレス信号ADのアド
レスに対応したデータのみが記憶更新される。
ス信号AD′は一致回路６の他にデコーダ３および
RAM５に入力される。デコーダ３に入力された
内部アドレス信号AD′はリレー駆動信号ｇ１，ｇ
２…gnとして出力され、リレーＧ１，Ｇ２…Gn
がアドレス信号ADの１ワード期間Ｔ１内に順次
トリガされる。一方、RAM５に入力されたアド
レス信号AD′はRAM５に記憶されたデータＤ２
〜Dnをアドレスに従つて読み出し、Ｄ―Ａ変換
器２に入力する。このようにして、読み出された
RAM５の記憶データＤ１１，Ｄ２，Ｄ３…Dnは
Ｄ―Ａ変換器２によつてアナログ信号AOに変換
された後、時系列的にリレーＧ１〜Gnの接点Ｔ
１〜Tnが閉じているアナログホールド回路４１
〜４ｎに順次入力され、各コンデンサＣ１〜Cn
に充電される。そして、上述した動作が内部アド
レス信号AD′の１サイクル時間Ｔ２周期で繰り返
され、この間RAM５にはアドレス信号ADのアド
レスに対応したデータのみが記憶更新される。
このように、本実施例においては各コンデンサ
Ｃ１〜Cnに充電されるアナログ信号AOを１サイ
クリツク期間Ｔ中、内部アドレス信号AD′の１サ
イクル時間Ｔ２周期でｎ回繰り返し充電している
ので、コンデンサＣ１〜Cnの容量を小さくする
ことができ、入力インピーダンスの高い増幅器
AP１〜APnを必要としない。
Ｃ１〜Cnに充電されるアナログ信号AOを１サイ
クリツク期間Ｔ中、内部アドレス信号AD′の１サ
イクル時間Ｔ２周期でｎ回繰り返し充電している
ので、コンデンサＣ１〜Cnの容量を小さくする
ことができ、入力インピーダンスの高い増幅器
AP１〜APnを必要としない。
なお、上記実施例においてはコンデンサＣ１〜
Cnの容量をなるべく小さくするために、内部ア
ドレス信号AD′の１サイクル時間Ｔ２をアドレス
信号ADの１ワード時間Ｔ１より１ワード時間T3
分短く設定したが、内部アドレス信号AD′の１サ
イクル時間Ｔ２を上記ワード１時間Ｔ１と一致さ
せても実施可能であり、さらに１ワード時間Ｔ１
以上であつても実施可能である。ただし、その場
合には１サイクル時間Ｔ２が長くなるにつれ、コ
ンデンサの容量を大きくすることは言うまでもな
い。
Cnの容量をなるべく小さくするために、内部ア
ドレス信号AD′の１サイクル時間Ｔ２をアドレス
信号ADの１ワード時間Ｔ１より１ワード時間T3
分短く設定したが、内部アドレス信号AD′の１サ
イクル時間Ｔ２を上記ワード１時間Ｔ１と一致さ
せても実施可能であり、さらに１ワード時間Ｔ１
以上であつても実施可能である。ただし、その場
合には１サイクル時間Ｔ２が長くなるにつれ、コ
ンデンサの容量を大きくすることは言うまでもな
い。
また、本実施例ではアナログホールド回路の開
閉手段としてリレー回路を用いたが、例えばトラ
ンジスタ等の高速スイツチング素子を用いれば更
に確実な書込み動作が得られる。
閉手段としてリレー回路を用いたが、例えばトラ
ンジスタ等の高速スイツチング素子を用いれば更
に確実な書込み動作が得られる。
以上述べたように本発明によれば、アナログホ
ールド回路の各コンデンサに充電されるアナログ
信号を一定周期で繰り返し充電するようにしたの
で、安価でコンパクトなアナログホールド回路が
実現できるという優れた効果が得られる。
ールド回路の各コンデンサに充電されるアナログ
信号を一定周期で繰り返し充電するようにしたの
で、安価でコンパクトなアナログホールド回路が
実現できるという優れた効果が得られる。
第１図及び第２図はいずれも従来のアナログホ
ールド回路の書込み装置を説明するためのもの
で、第１図はブロツク図、第２図はタイミング・
チヤート図、第３図及び第４図はいずれも本発明
の一実施例を説明するためのもので、第３図はブ
ロツク図、第４図はタイミング・チヤート図であ
る。 １…Ｓ―Ｐ変換器、２…Ｄ―Ａ変換器、３…デ
コーダ、４１〜４ｎ…アナログホールド回路、５
…RAM、６…一致回路、７…内部アドレス発生
器。
ールド回路の書込み装置を説明するためのもの
で、第１図はブロツク図、第２図はタイミング・
チヤート図、第３図及び第４図はいずれも本発明
の一実施例を説明するためのもので、第３図はブ
ロツク図、第４図はタイミング・チヤート図であ
る。 １…Ｓ―Ｐ変換器、２…Ｄ―Ａ変換器、３…デ
コーダ、４１〜４ｎ…アナログホールド回路、５
…RAM、６…一致回路、７…内部アドレス発生
器。
Claims (1)
- １ 外部からの外部アドレスとデータの直列信号
を並列信号に変換するＳ―Ｐ変換器と、前記外部
アドレスと同数でかつ上記外部アドレスの１ワー
ド時間内でサイクリツクする内部アドレスを発生
する内部アドレス発生器と、前記外部アドレスと
内部アドレスの一致を検出したとき書込み許可信
号を出力するアドレス比較器と、このアドレス比
較器から書込み許可信号を受けたとき、前記Ｓ―
Ｐ変換器のデータ出力を記憶すると共にこの記憶
された内容を前記内部アドレスに従つて読み出
し、前記アドレス比較器から書込み許可信号が出
力されないときは、記憶されているデータを内部
アドレスに従つて読み出すRAMと、前記RAMに
よつて読み出されたデータをＤ―Ａ変換するＤ―
Ａ変換器と、前記内部アドレス信号を受け、この
アドレスに対応して順次論理信号を出力するデコ
ーダ回路と、アナログホールド回路の入力側に設
けられ、前記デコーダ回路から出力される論理信
号に応じて開閉するスイツチ素子とを具備したこ
とを特徴とするアナログホールド回路の書込み装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23463082A JPS59116995A (ja) | 1982-12-23 | 1982-12-23 | アナログホ−ルド回路の書込み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23463082A JPS59116995A (ja) | 1982-12-23 | 1982-12-23 | アナログホ−ルド回路の書込み装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116995A JPS59116995A (ja) | 1984-07-06 |
| JPS6248320B2 true JPS6248320B2 (ja) | 1987-10-13 |
Family
ID=16974041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23463082A Granted JPS59116995A (ja) | 1982-12-23 | 1982-12-23 | アナログホ−ルド回路の書込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116995A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872603A (en) * | 1993-10-29 | 1999-02-16 | Sanyo Electric Co., Ltd. | Analog circuit controller using signals indicative of control voltage and type of control voltage |
-
1982
- 1982-12-23 JP JP23463082A patent/JPS59116995A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59116995A (ja) | 1984-07-06 |
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