KR20000073362A - 외부 어드레스와 버스트 모드 어드레스를 구분하여 수신하며 전환 마진을 확보하는 어드레스 버퍼 - Google Patents

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Abstract

외부 어드레스와 버스트(burst) 모드 어드레스를 구분하여 수신하며 전환 마진을 확보하는 어드레스 버퍼가 개시된다. 본 발명은 외부 어드레스와 버스트(burst) 모드 어드레스를 구분하여 수신하는 어드레스 버퍼에 있어서, 제1 클럭신호 및 외부 어드레스를 래치하는 외부 어드레스 래치 신호에 응답하여 외부 어드레스를 수신하는 외부 어드레스 입력부와, 제1 클럭신호 및 외부 어드레스 래치 신호에 응답하여 버스트 모드 어드레스를 수신하는 버스트 모드 어드레스 입력부와, 외부 어드레스 래치 신호에 응답하여 외부 어드레스를 내부 어드레스로, 제1 클럭 신호 및 버스트 모드 어드레스를 래치하는 버스트 모드 어드레스 래치 신호에 응답하여 버스트 어드레스를 내부 어드레스로 전달하는 어드레스 스위칭부를 구비한다.

Description

외부 어드레스와 버스트 모드 어드레스를 구분하여 수신하며 전환 마진을 확보하는 어드레스 버퍼{Address buffer having transfer margin of receiving external address and burst mode address}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 외부 어드레스와 버스트(burst) 모드 어드레스를 구분하여 수신하는 어드레스 버퍼에 관한 것이다.
종래의 동적 메모리 장치(Dynamic memory device; 이하 "DRAM"이라 칭함)는 DRAM 내부에서 발생되는 내부 클럭 신호에 응답하여 독출 또는 기입동작을 수행하였다. 일반적으로 잘 알려진 바와 같이, DRAM은 복잡한 타이밍 요건들로 인하여 그 동작 속도를 DRAM이 장착되는 시스템 장비의 속도에 맞추기에 어려움이 있다.
이러한 어려움을 해결하는 하나의 방법으로 동기식 반도체 메모리 장치(Synchronous DRAM: 이하 "SDRAM"이라 칭함)을 들 수 있다. SDRAM은 시스템 장비의 동작 속도에 동기되는 시스템 클럭을 수신하고 시스템 클럭에 동기되어 독출 또는 기입동작을 수행하게끔 내부 회로들을 동작시킨다. 게다가 SDRAM은 버스트(burst) 모드 동작을 구비한다. 버스트 모드는 하나의 외부 어드레스를 수신하는 카운터(counter)가 다음 어드레스를 순차적으로 발생시켜 이에 해당하는 메모리 셀 데이터의 스트림(stream)를 입출력시키는 것이다. SDRAM의 버스트 모드 동작에서 발생되는 데이터 스트림은 시스템 장비 내 캐시(cache) 메모리 등에 저장되었다가 시스템 장비의 시스템 클럭의 속도에 맞추어 억세스(access)된다. 그러므로, SDRAM의 버스트 모드 동작은 종래의 DRAM이 시스템 장비에 대하여 가지던 속도 병목현상을 최소화한다.
따라서, SDRAM은 메모리 셀 데이터를 억세스하기 위하여 어드레스를 수신하는 어드레스 버퍼를 구비하는 데, 노멀 모드에서 SDRAM의 외부로부터 입력되는 외부 어드레스와 버스트 모드에서 SDRAM 내부의 카운터로부터 발생되는 버스트 모드 어드레스를 구분하여 수신할 수 있는 어드레스 버퍼가 필수적으로 요구된다.
본 발명의 목적은 노멀 모드시 SDRAM의 외부로부터 입력되는 외부 어드레스와 버스트 모드시 SDRAM 내부의 카운터로부터 발생되는 버스트 모드 어드레스를 구분하여 수신할 수 있는 어드레스 버퍼를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 어드레스 버퍼를 나타내는 회로도이다.
도 2는 도 1의 제1 클럭 신호, 외부 어드레스 래치 신호 및 버스트 모드 어드레스 래치 신호를 발생하는 회로도이다.
도 3은 도 2의 동작 타이밍도를 나타내는 도면이다.
도 4는 도 1의 비교예인 어드레스 버퍼를 나타내는 회로도이다.
도 5는 도 4의 동작 타이밍도를 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 외부 어드레스와 버스트(burst) 모드 어드레스를 구분하여 수신하는 어드레스 버퍼에 있어서, 제1 클럭신호 및 외부 어드레스를 래치하는 외부 어드레스 래치 신호에 응답하여 외부 어드레스를 수신하는 외부 어드레스 입력부와, 제1 클럭신호 및 외부 어드레스 래치 신호에 응답하여 버스트 모드 어드레스를 수신하는 버스트 모드 어드레스 입력부와, 외부 어드레스 래치 신호에 응답하여 외부 어드레스를 내부 어드레스로, 제1 클럭 신호 및 버스트 모드 어드레스를 래치하는 버스트 모드 어드레스 래치 신호에 응답하여 버스트 어드레스를 내부 어드레스로 전달하는 어드레스 스위칭부를 구비한다.
이와 같은 본 발명의 어드레스 버퍼에 의하면, 외부 어드레스를 내부 어드레스로 전송하거나 버스트 모드 어드레스를 내부 어드레스(CAi)로 전송하는 전환 동작에 있어서 충분한 마진을 확보한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 일실시예에 따른 어드레스 버퍼를 나타내는 회로도이다. 이를 참조하면, 어드레스 버퍼(10)는 외부 어드레스 입력부(12), 버스트 모드 어드레스 입력부(14) 및 어드레스 스위칭부(16)을 구비한다.
외부 어드레스 입력부(12)는 제1 클럭 신호(PCLK) 및 외부 어드레스(TCAi)를 래치하는 외부 어드레스 래치 신호(PCA)에 응답하여 반도체 메모리 장치(미도시)의 외부로부터 외부 어드레스(TCAi)를 수신한다. 구체적으로, 외부 어드레스 입력부(12)는 "로우레벨"의 제1 클럭 신호(PCLK) 및 외부 어드레스 래치 신호(PCA)에 응답하여 전송게이트(TG1)가 "턴-온"되어 외부 어드레스(TCAi)를 노드 na로 전송한다. 노드 na는 래치(LAT1)에 의하여 전송되는 외부 어드레스(TCAi)를 유지한다.
버스트 모드 어드레스 입력부(14)는 외부 어드레스 입력부(12)와 마찬가지로, 제1 클럭 신호(PCLK) 및 외부 어드레스 래치 신호(PCA)에 응답하여 버스트 모드 어드레스(ICAi)를 수신한다. 구체적으로, 버스트 모드 어드레스 입력부(14)는 "로우레벨"의 제1 클럭 신호(PCLK) 및 외부 어드레스 래치 신호(PCA)에 응답하여 전송게이트(TG2)가 "턴-온"되어 버스트 모드 어드레스(ICAi)를 노드 nb로 전송한다. 노드 nb는 래치(LAT2)에 의하여 전송되는 버스트 모드 어드레스(ICAi)를 유지한다. 여기서, 버스트 모드 어드레스(ICAi)는 반도체 메모리 장치(미도시)의 버스트 모드를 지원하기 위하여 반도체 메모리 장치(미도시)에 내장되는 카운터(미도시)에 의하여 하나의 외부 어드레스(TCAi)가 수신된 후 순차적으로 발생되는 어드레스들이다. 본 실시예에서는 일반적인 카운터(미도시)의 구성 및 작용이 당업자에게 주지되는 바, 그 구성 및 작용에 대한 구체적인 기술을 생략하고자 한다.
어드레스 스위칭부(16)는 외부 어드레스 래치 신호(PCA)에 응답하여 외부 어드레스 입력부(12)의 출력인 노드 na를 내부 어드레스(CAi)로 전달하고, 제1 클럭 신호(PCLK) 및 버스트 모드 어드레스(ICAi)를 래치하는 버스트 모드 어드레스 래치 신호(PCAFB)에 응답하여 버스트 모드 어드레스 입력부(14)의 출력인 노드 nb를 내부 어드레스(CAi)로 전달한다. 구체적으로, 어드레스 스위칭부(16)는 "하이레벨"의 외부 어드레스 래치 신호(PCA)에 응답하여 전송게이트(TG3)이 "턴-온"되어 외부 어드레스 입력부(12)의 출력인 노드 na의 전압레벨을 노드 nc로 전달한다. 그리고, 노드 nc의 전압레벨은 래치(LAT3)에 의하여 그 전압레벨을 유지하면서 내부 어드레스(CAi)로 전달된다.
반면, 어드레스 스위칭부(16)는 "하이레벨"의 제1 클럭 신호(PCLK) 및 버스트 모드 어드레스 래치 신호(PCAFB)에 응답하여 전송게이트(TG4)가 "턴-온"되어 버스트 모드 어드레스 입력부(14)의 출력인 노드 nb의 전압레벨을 노드 nc로 전달한다. 그리고, 노드 nc의 전압레벨은 래치(LAT3)에 의하여 그 전압레벨을 유지하면서 내부 어드레스(CAi)로 전달된다. 이 때, 내부 어드레스(CAi) 라인에는 외부 어드레스(TCAi) 또는 버스트 모드 어드레스(ICAi)가 데이터 충돌 없이 각각 실리도록 설정되는 데, 이는 이후에 설명될 도 2의 제1 클럭 신호(PCLK), 외부 어드레스 래치 신호(PCA) 및 버스트 모드 어드레스 래치 신호(PCAFB)를 발생하는 회로도 및 도 3의 타이밍도를 참조하여 설명한다.
도 2는 도 1의 어드레스 버퍼(10)를 제어하는 제1 클럭 신호(PCLK), 외부 어드레스 래치 신호(PCA) 및 버스트 모드 어드레스 래치 신호(PCAFB)를 발생하는 회로도이다. 이를 참조하면, 외부 클럭(CLK)는 펄스발생기(21)를 통하여 보조 클럭 신호(PCLKF)와 제1 클럭 신호(PCLK)로 발생된다. 칼럼 어드레스 스트로브 신호(/CAS: column address strobe)는 제1 클럭 신호(PCLK)에 응답하여 보조 래치 신호(PCF)와 버스트 모드 어드레스 래치 신호(PCAFB)로 발생된다. 보조 래치 신호(PCF) 및 보조 클럭 신호(PCLKF)에 응답하여 외부 어드레스 래치 신호(PCA)가 발생된다. 버스트 모드 어드레스 래치 신호(PCAFB)는 외부 어드레스 래치 신호(PCA)의 활성화구간 이전에 외부로부터 수신되는 칼럼 어드레스 스트로브 신호(/CAS)의 활성화레벨에 응답하고, 외부 어드레스 래치 신호(PCA)의 활성화구간 이후에 제1 클럭 신호(PCLK)에 의하여 칼럼 어드레스 스트로브 신호(/CAS)의 비활성화레벨에 응답하여 발생된다. 이러한 도 2의 동작을 도 3의 동작 타이밍도를 참조하여 상세히 설명하면 다음과 같다.
도 3에서, 외부 클럭(CLK)는 주기적으로 입력된다. 외부 클럭(CLK)이 "하이레벨"로 상승하기 전에 /CAS 신호는 먼저 "로우레벨"로 입력된다. "로우레벨"의 /CAS 신호를 수신하고 "로우레벨"의 제1 클럭 신호(PCLK)에 응답하는 전송게이트(TG23)에 의하여 보조 래치 신호(PCF)는 "하이레벨"이 된다(ⓐ). "하이레벨"의 보조 래치 신호(PCF)에 의하여 버스트 모드 어드레스 래치 신호(PCAFB)는 "하이레벨"로 상승된다(ⓑ). 외부 클럭(CLK)를 수신하는 펄스발생기(21, 도 2)를 통하여 외부 클럭(CLK)의 상승구간에 응답하여 보조 클럭 신호(PCLKF)가 "하이레벨"로 상승된다.(ⓒ) "하이레벨"의 보조 클럭 신호(PCLKF)에 응답하여 제1 클럭 신호(PCLK)가 "하이레벨"로 상승되고(ⓓ) 외부 어드레스 래치 신호(PCA)도 "하이레벨"로 상승된다(ⓔ).
이 후, 도 2의 펄스 발생기(21)에 의하여 보조 클럭 신호(PCLKF)는 소정의 펄스폭을 가지는 데, 보조 클럭 신호(PCLKF)의 하강구간에 응답하여 제1 클럭 신호(PCLK)가 "로우레벨"로 하강하고(ⓕ) 외부 어드레스 래치 신호(PCA)도 "로우레벨"로 하강한다(ⓖ). "로우레벨"의 제1 클럭 신호(PCLK)에 응답하는 전송게이트(TG23)에 의하여 /CAS 신호의 "하이레벨"이 전송되어 보조 래치 신호(PCF)는 "로우레벨"이 된다(ⓗ). "로우레벨"의 보조 래치 신호(PCF)에 의하여 버스트 모드 어드레스 래치 신호(PCAFB)는 "하이레벨"이 된다(ⓘ).
최종적으로, 도 1과 도 3의 타이밍도와 연관하여 설명하면 어드레스 스위칭부(16)는 외부 어드레스(TCAi) 또는 버스트 모드 어드레스(ICAi)를 구분하여 내부 어드레스(CAi)로 전송하게 되며, 이 두 어드레스들(TCAi,ICAi)은 어드레스 충돌 없이 내부 어드레스(CAi)로 각각 전송된다.
외부 어드레스(TCAi)를 내부 어드레스(CAi)로 전송하는 동작은 어드레스 스위칭부(16)에서 외부 어드레스(TCAi)를 내부 어드레스(CAi)로의 전송을 제어하는 외부 어드레스 래치 신호(PCA)의 "하이레벨" 구간에서 일어나는 데, 이 구간에서 버스트 모드 어드레스(ICAi)를 내부 어드레스(CAi)로의 전송을 제어하는 버스트 모드 어드레스 래치 신호(PCAFB)는 비활성인 "로우레벨"이다. 다시 말하면, 외부 어드레스 래치 신호(PCA)의 "하이레벨"에 의하여 외부 어드레스(TCAi)를 내부 어드레스(CAi)로 전송하고, "하이레벨"의 외부 어드레스 래치 신호(PCA)의 활성화구간 및 이 활성화구간 전후의 소정구간(T1,T2) 동안에 버스트 모드 어드레스 래치 신호(PCAFB)의 "로우레벨"의 비활성에 의하여 버스트 모드 어드레스(ICAi)는 내부 어드레스(CAi)로 전송되지 않는다. 이 소정구간(T1,T2)은 외부 어드레스(TCAi)를 내부 어드레스(CAi)로의 전송시 전송 마진(margin)으로 작용한다. 이는 이 후에 설명될 비교예인 어드레스 버퍼에 비하여 전송 마진을 확보한다는 잇점이 있다.
다음에, 버스트 모드 어드레스(ICAi)를 내부 어드레스(CAi)로 전송하는 동작을 설명하면, 뒤이은 외부 클럭(CLK)에 응답하여 펄스 발생기(21, 도 2)에서 발생되는 소정의 펄스폭을 갖는 제1 펄스 신호(PCLK)의 "하이레벨" 및 제1 펄스 신호(PCLK)가 "하이레벨"로 변환하기 전에 "하이레벨"의 /CAS 신호에 응답하고 래치(LAT4)에 의하여 유지되는 버스트 모드 어드레스 래치 신호(PCAFB)의 "하이레벨"에 의하여 전송게이트(TG4)가 "턴-온"되어 버스트 모드 어드레스(ICAi)는 내부 어드레스(CAi)로 전송된다.
따라서, 본 발명의 어드레스 버퍼(10, 도 1)는 어드레스 스위칭부(16)를 통하여 외부 어드레스(TCAi)와 버스트 모드 어드레스(ICAi)와의 어드레스 충돌없이 외부 어드레스(TCAi)와 버스트 모드 어드레스(ICAi)를 구분하여 내부 어드레스(CAi)로 전송한다.
비교예
도 4는 도 1의 비교예로서 어드레스 버퍼를 나타내는 회로도이다. 이를 참조하면, 어드레스 버퍼(100)는 도 1의 어드레스 버퍼(10)와 동작상 거의 동일하다. 다만, 버스트 모드 어드레스(ICAi)를 내부 어드레스(CAi)로의 전송을 제어하는 신호로서 도 1의 어드레스 버퍼(10)는 버스트 모드 어드레스 래치 신호(PCAFB)를 사용하는 데 비하여 본 비교예의 어드레스 버퍼(100)는 외부 어드레스 래치 신호(PCA)를 사용한다는 점에서 차이가 있다.
어드레스 버퍼(100) 내 어드레스 스위칭부(116)는 "하이레벨"의 외부 어드레스 래치 신호(PCA)에 응답하는 전송게이트(TG3)가 "턴-온"되어 외부 어드레스(TCAi)를 내부 어드레스(CAi)로 전송하고, 전송게이트(TG4)가 "턴-오프"되어 버스트 모드 어드레스(ICAi)를 내부 어드레스(CAi)로의 전송을 차단한다. 그런데, 외부 어드레스 래치 신호(PCA)가 "로우레벨"로 하강하는 구간에서는 제1 클럭 신호(PCLK)가 "로우레벨"로 되기 보다 외부 어드레스 래치 신호(PCA)가 먼저 "로우레벨"이 될 수도 있다. 왜냐하면, 도 2의 제1 클럭 신호(PCLK), 외부 어드레스 래치 신호(PCA) 및 버스트 모드 어드레스 래치 신호(PCAFB)를 발생하는 회로도에서 알 수 있듯이 "로우레벨"의 보조 클럭 신호(PCLKF)에 응답하는 외부 어드레스 래치 신호(PCA)가 제1 클럭 신호(PCLK)보다 신호 전달 측면에서 빠를 수 있기 ??문인 데, 이는 도 5에 도시되어 있다(ⓙ,ⓚ). 그리하여 이 구간에서 전송게이트들(TG3,TG4)이 "턴-온"되는 현상이 발생하여 외부 어드레스(TCAi)와 버스트 모드 어드레스(ICAi)가 내부 어드레스(CAi) 라인에서 충돌하게 된다. 다시 말하면, 본 비교예의 어드레스 버퍼(100)는 외부 어드레스(TCAi)를 내부 어드레스(CAi)로 전송하거나 버스트 모드 어드레스(ICAi)를 내부 어드레스(CAi)로 전송하는 전환 동작에 있어서 충분한 마진을 확보하지 못한다는 문제점을 내포한다. 이는 본 발명의 어드레스 버퍼(10, 도 1)가 전송 마진을 확보한다는 측면에서의 잇점을 의미한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 어드레스 버퍼에 의하면, 외부 어드레스를 내부 어드레스로 전송하거나 버스트 모드 어드레스를 내부 어드레스(CAi)로 전송하는 전환 동작에 있어서 충분한 마진을 확보한다.

Claims (3)

  1. 외부 어드레스와 버스트(burst) 모드 어드레스를 구분하여 수신하는 어드레스 버퍼에 있어서,
    외부 클럭의 상승구간에 응답하여 발생되는 소정의 펄스폭을 갖는 제1 클럭신호 및 상기 외부 어드레스를 래치하는 외부 어드레스 래치 신호에 응답하여 상기 외부 어드레스를 수신하는 외부 어드레스 입력부;
    상기 제1 클럭신호 및 상기 외부 어드레스 래치 신호에 응답하여 상기 버스트 모드 어드레스를 수신하는 버스트 모드 어드레스 입력부; 및
    상기 외부 어드레스 래치 신호에 응답하여 상기 외부 어드레스를 내부 어드레스로, 상기 제1 클럭 신호 및 상기 버스트 모드 어드레스를 래치하는 버스트 모드 어드레스 래치 신호에 응답하여 상기 버스트 어드레스를 내부 어드레스로 전달하는 어드레스 스위칭부를 구비하는 것을 특징으로 하는 어드레스 버퍼.
  2. 제1항에 있어서, 상기 버스트 모드 어드레스 래치 신호는
    상기 외부 어드레스 래치 신호의 활성화구간 이전에 외부로부터 수신되는 칼럼 어드레스 스트로브 신호의 활성화레벨에 응답하고, 상기 외부 어드레스 래치 신호의 활성화구간 이후에 상기 제1 클럭 신호에 의하여 칼럼 어드레스 스트로브 신호의 비활성화레벨에 응답하여 제공되는 것을 특징으로 하는 어드레스 버퍼 회로.
  3. 제1항에 있어서, 상기 제1 클럭 신호는
    상기 외부 클럭를 수신하는 펄스발생기에 의하여 제공되는 것을 특징으로 하는 어드레스 버퍼.
KR1019990016608A 1999-05-10 1999-05-10 외부 어드레스와 버스트 모드 어드레스를 구분하여 수신하며 전환 마진을 확보하는 어드레스 버퍼 KR100564549B1 (ko)

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