JPS59111353A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS59111353A
JPS59111353A JP22132582A JP22132582A JPS59111353A JP S59111353 A JPS59111353 A JP S59111353A JP 22132582 A JP22132582 A JP 22132582A JP 22132582 A JP22132582 A JP 22132582A JP S59111353 A JPS59111353 A JP S59111353A
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JP
Japan
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film
polyimide resin
resistor
heat treatment
si3n4
Prior art date
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Pending
Application number
JP22132582A
Other languages
English (en)
Inventor
Masayasu Abe
正泰 安部
Koichi Mase
間瀬 康一
Masaharu Aoyama
青山 正治
Takashi Yasujima
安島 隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP22132582A priority Critical patent/JPS59111353A/ja
Publication of JPS59111353A publication Critical patent/JPS59111353A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体装置の製造方法に係シ、特に半導体集
積回路において抵抗あるいはヒユーズとして用いられる
電気抵抗体の製造方法に関する。
〔発明の技術的背景〕
従来、半導体集積回路における抵抗としては、第1図(
−)に示すような拡散抵抗、又は第1図(b)に示すよ
うなポリシリコン抵抗が用いられる。
第1図(、)においては、nuシリコン基板1にSiO
□膜2のマスクを介してBSG(ボロン・シリケート・
ガラス)膜3から込択的に不純物例えばホウ素を熱拡散
し、p型の抵抗領域4を形成したものである。また、第
1図(b)においては、n型シリコン基板1上にSlo
27m2を介してポリシリコン抵抗を形成し、このポリ
シリコン膜にホウ素イオンを加速注入することによnp
型抵抗層5を形成したものである。なお、第1図(−)
 (b)において、6はht (アルミニウム)配線層
である。また、ポリシリコンはヒーーズとして一般に使
用されておシ、その構造は第】図(b)と同様である。
〔背景技術の問題点〕
しかしながら、上記拡散抵抗及びポリシリコン抵抗にお
いてはいずれも次に示すような欠点があった。
1)拡散抵抗はシリコン基板1中に形成されるため、シ
リコン基板10表面の利用率が悪くなる。また、一般に
使用されている拡散不純物、例えばホウ素を表面抵抗率
ρ8が60rVDになるように拡散するには1100℃
で40分程度の熱処理が必要になる。通常、抵抗は他の
能動素子と同時に形成されるが、上記熱処理が必要であ
るため、菓子特性に影響を与えることなく、抵抗を形成
すること位困難であった。
2)、3?+7シリコン抵抗は通常、絶縁膜を介してシ
リコン基板1上に形成されるため、シリコン基板1の表
面の利用効率は拡散抵抗よシは良くなる。しかし、ポリ
シリコンの形成には、減圧CVD (Chemical
 Vapour Deposltion )法を使った
場合、600〜620℃の温度が必要である。
さらに、不純物、例えばホウ素をイオン注入して導電化
する場合、これを活性化するためには900℃以上の熱
処理が必要になる。
3)このように、従来の抵抗形成には、いずれも高温の
熱処理が必要であった。従って、例えばU等の配線を施
した上には抵抗体を形成することは不可能であった。ち
なみに、純Atの融点は660℃であ、a、Si(シリ
コン)あるいはCu(銅)の添加によシ融点は540℃
程度になる。
4)ポリシリコン抵抗の場合は、第1図(b)のp型紙
抗層5の端部付近(Aで示す)の形状が険しくなるため
、At配線層6が段切れしやすい欠点があった。
〔発明の目的〕
この発明は上記実情に鑑みてなされたもので、その目的
は、高温の熱処理を施すことなく半導体基板あるいは金
属配線層上に電気抵抗体を形成することのできる半導体
装置の製造方法を提供することにある。
〔発明の概要〕
すなわち、この発明は、既に素子が形成された半導体基
板上に直接あるいは絶縁膜を介してポリイミド系樹脂絶
縁膜を回転塗布し、100C−1時間、250℃−1時
間、350℃−1時間の乾燥及びイミド環化のだめの熱
処理工程の後、との絶縁膜上にプラズマCVD法によシ
耐イオン注入膜例えは5x3N4+mを形成する。その
彼、513N4膜を所定の抵抗体ができるようにパター
ニングし、これをマスクにしてポリイミド系樹脂P3緑
膜中に不純物例えばAr (アルゴン)イオンを加速注
入する。ポリイミドは加速されたAri子によシ分子が
寸断され炭化されるため、絶縁物から導電物に変換され
、これによシ抵抗体が形成される。この抵抗体は低温で
簡便に形成でき、金属配線層上にも形成することができ
る。
〔発明の実施例〕
以下、図面を参照してこの発明の一実施例を説明する。
先ず、第2図(−)に示すように、既に素子が形成され
たシリコン基板1ノ上に5io2膜12を形成する。さ
らに、このSiO□膜12上に、例えばセミコファイン
(登録商標)等のポリイミド系樹脂の溶液を回転塗布し
た後、100℃−1時間、250℃−1時間、350℃
−1時間の熱処理を飾し、乾燥及びイミド環化を図シ、
膜厚0.3μmのポリイミド樹脂絶縁膜13を形成する
。次に、第2図(b)に示すようにポリイミド樹脂絶縁
j漠13上にプラズマCVD法により膜厚的1.0μm
の813N4M14を形成し、この513N4)% 1
4を7レオンガスを使った通常のプラズマエツチング法
によp ツクターニングして開孔15を形成する。次に
、第2図(c)に示すように、ツクターニングされたS
i、N4膜J 4をマスクにして、不純物例えばArイ
オンを加速電圧150keVで、l X 10”/c!
!加速注入する。これにょシ、ポリイミド樹脂組Rh1
sが炭化され、抵抗体領域13mが形成される。その後
5I3N4N 14ヲ前述の7レオンガスによるプラズ
マエッf7グによシ除去し、第2図(d)に示すように
シリコン基板1ノの表面の平坦化を行う。最後に、第2
図(e)に示すようにシリコン基板1ノの表面に7’9
!マc”iD法によりAM厚約0.8 μmのss、N
4M16を形成し、このSI3N4M16にコンタクト
ホール17を形成した後、厚さ約1.2μmのAt電仕
配線層18を形成する。
上記実施例においては、シリコン基板11上に5lO2
膜12を介して抵抗体領域13aを形成するようにした
が、第3図に示すようにAt配線層28a上に抵抗体領
域23aを形成することもできる。また、第4図に示す
ように厚いポリイミド樹脂絶縁膜33の表面だけにAr
イオンを注入して、表面近傍のみを抵抗体領域33aと
して使用することもできる。なお、第3図及び第4図に
おいて、26.36はそれぞれS i 、N4膜、28
b、3gはそれぞれAt配線層を示している。
このように、この発明においては、 (1)抵抗体領域13m、23m、33h形成のための
最高熱処理温度は、ポリイミド樹脂のイミド環化のため
の350℃である。すなわち、81あるいはCUを1〜
5%程度添加したAt合金の融点(約540℃)よシ低
い温度で抵抗体を形成できるため、At配線上に抵抗体
を形成することができる。従って、三次元デバイス等階
層構造を有する半導体装置にも適用することができるも
のである。また、抵抗体をヒユーズROMあるいは冗長
(リダンダンシ)回路に適用する場合には、最土鳩に形
成できるため、ヒーーズの切断が容易となる。
(2)  また、ポリイミド桓j脂絶;aBi1s中に
抵抗体領域13aを形成するため、第2図(d)に示し
たように表面を平坦化することができる。従って、従来
のポリシリコン抵抗のように、その端部においてAt電
極配線層18の段切れが生じる恐れはなくなる。
尚、上記実施例においては耐イオン注入膜としてS i
 、N4膜14を用いて説明したが、これに限定するも
のではなく、その他ポリイミドの分解温度(約460℃
)以下で形成できる無機膜おるいは金属膜を用いてもよ
い。また、注入するイオン種もArに限らず比較的5i
ftの大きな元素、例えばKr (クリプトン) 、X
e (キセノン)、A、 (ヒ素)等でもよい。第5図
は、Arイオンを加速電圧160 keV %注入電流
100μAで厚さ0.3μmのポリイミド樹脂膜に加速
注入した場合の注入量Qdと体積抵抗率ρの関係を示す
ものである。
〔発明の効果〕
以上のようにこの発明によれば、高温の熱処理を施すこ
となく容易に電気抵抗体を形成することができる。
【図面の簡単な説明】
81図は従来の半導体装置を示す断面図、第2図はこの
発明の一実施例に係る半導体装置の製造工程を示す断面
図、第3図及び第4図はそれぞれこの発明の他の実施例
に係る半導体装置の断面図、第5図はポリイミド樹脂膜
におけるイオン注入量と体積抵抗率との関係を示す特性
図である。 1ノ・・・シリコン基板、12・・・51o2膜、13
・・・ポリイミド樹脂絶縁膜、14.16・・・5i3
N4膜、17・・・コンタクトホール、18・・・At
電極配線層。 出!LL人代理人 弁理士 鈴 江 武 彦fM2図 I!!2図 第 3図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上にポリイミド系樹脂膜を塗布し、イミド環
    化のための熱処理を施す工程と、前記ポリイミド系樹脂
    膜中に選択的にイオンを加速注入し、当該注入領域を導
    電性の物質に変換する工程とを具備したことを特徴とす
    る半導体装置の製造方法。
JP22132582A 1982-12-17 1982-12-17 半導体装置の製造方法 Pending JPS59111353A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02119244A (ja) * 1988-10-28 1990-05-07 Nec Corp 半導体集積回路の製造方法
JPH04245426A (ja) * 1991-01-30 1992-09-02 Nippon Precision Circuits Kk 半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5642366A (en) * 1979-09-13 1981-04-20 Sony Corp Manufacture of semiconductor device

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