JPH04245426A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04245426A JPH04245426A JP3010099A JP1009991A JPH04245426A JP H04245426 A JPH04245426 A JP H04245426A JP 3010099 A JP3010099 A JP 3010099A JP 1009991 A JP1009991 A JP 1009991A JP H04245426 A JPH04245426 A JP H04245426A
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- Japan
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- photoresist
- semiconductor device
- metal layer
- conductive layer
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- Pending
Links
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Landscapes
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。
関する。
【０００２】
【従来の技術】金属層下に不純物がド−ピングされた導
電層が形成されている半導体装置を製造する場合、従来
は導電層を形成した後に金属層を形成していた。
電層が形成されている半導体装置を製造する場合、従来
は導電層を形成した後に金属層を形成していた。
【０００３】
【発明が解決しようとする課題】したがって、導電層を
形成する前に予め金属層を形成しておくことができず、
製造工程の自由度が制限されるという問題点があった。
形成する前に予め金属層を形成しておくことができず、
製造工程の自由度が制限されるという問題点があった。
【０００４】本発明の目的は、金属層を形成した後に、
この金属層下に導電層を形成可能な半導体装置の製造方
法を提供することである。
この金属層下に導電層を形成可能な半導体装置の製造方
法を提供することである。
【０００５】
【課題を解決するための手段】本発明における半導体装
置の製造方法は、半導体基板の主表面側に形成された柱
状構造を有する高融点金属層を通して不純物のイオン注
入を行い、上記高融点金属層下に上記不純物がド−ピン
グされた導電層を形成するものである。
置の製造方法は、半導体基板の主表面側に形成された柱
状構造を有する高融点金属層を通して不純物のイオン注
入を行い、上記高融点金属層下に上記不純物がド−ピン
グされた導電層を形成するものである。
【０００６】
【実施例】図１（Ａ）〜（Ｄ）は、第１実施例の製造工
程を模式的に示した断面図であり、ＭＯＳトランジスタ
集積回路に係わるものである。
程を模式的に示した断面図であり、ＭＯＳトランジスタ
集積回路に係わるものである。
【０００７】半導体基板１１にはシリコンウエハが用い
られる。ゲ−ト絶縁層１２は通常の熱酸化シリコンを用
いて形成される。フォトレジスト１３、１５および１７
も通常の技術を用いて形成される。ゲ−ト電極１４ａお
よび第１配線１４ｂは、モリブデン等の柱状結晶構造を
有する高融点金属を用いて形成され、その厚さは１００
〜５００ｎｍである。ソ−ス・ドレイン１６ａ、第２配
線１６ｂおよび埋込コンタクト１６ｃ（導電層）は、同
一の導電型の不純物（Ｎ型の場合はリン等、Ｐ型の場合
はボロン等）を半導体基板１１にイオン注入して形成さ
れる。
られる。ゲ−ト絶縁層１２は通常の熱酸化シリコンを用
いて形成される。フォトレジスト１３、１５および１７
も通常の技術を用いて形成される。ゲ−ト電極１４ａお
よび第１配線１４ｂは、モリブデン等の柱状結晶構造を
有する高融点金属を用いて形成され、その厚さは１００
〜５００ｎｍである。ソ−ス・ドレイン１６ａ、第２配
線１６ｂおよび埋込コンタクト１６ｃ（導電層）は、同
一の導電型の不純物（Ｎ型の場合はリン等、Ｐ型の場合
はボロン等）を半導体基板１１にイオン注入して形成さ
れる。
【０００８】つぎに、図１（Ａ）〜（Ｄ）にしたがって
、製造方法を説明する。
、製造方法を説明する。
【０００９】（Ａ）半導体基板１１上に熱酸化法を用い
て酸化シリコン層を形成した後、フォトレジスト１３を
形成する。このフォトレジスト１３をマスクとして酸化
シリコン層を選択的にエッチングし、ゲ−ト絶縁層１２
を形成する。
て酸化シリコン層を形成した後、フォトレジスト１３を
形成する。このフォトレジスト１３をマスクとして酸化
シリコン層を選択的にエッチングし、ゲ−ト絶縁層１２
を形成する。
【００１０】（Ｂ）フォトレジスト１３を除去した後、
蒸着法、スパッタリング法、ＣＶＤ法等を用いて高融点
金属層を形成する。フォトレジスト１５をマスクとして
高融点金属層を選択的にエッチグし、ゲ−ト電極１４ａ
および第１配線１４ｂを形成する。
蒸着法、スパッタリング法、ＣＶＤ法等を用いて高融点
金属層を形成する。フォトレジスト１５をマスクとして
高融点金属層を選択的にエッチグし、ゲ−ト電極１４ａ
および第１配線１４ｂを形成する。
【００１１】（Ｃ）フォトレジスト１５をマスクとして
不純物原子のイオン注入を行い、ソ−ス・ドレイン１６
ａおよび第２配線１６ｂを形成する。
不純物原子のイオン注入を行い、ソ−ス・ドレイン１６
ａおよび第２配線１６ｂを形成する。
【００１２】（Ｄ）フォトレジスト１５を除去した後、
フォトレジスト１３と同一形状のフォトレジスト１７を
形成する。すなわち、フォトレジスト１３とフォトレジ
スト１７とは同一のフォトマスクを用いて形成されるも
のである。フォトレジスト１７をマスクとして不純物原
子のイオン注入を行い、第１配線１４ｂ下に埋込コンタ
クト１６ｃを形成する。第１配線１４ｂは半導体基板１
１に垂直な方向に柱状結晶構造を有しているため、第１
配線１４ｂの厚さ、イオン注入の加速電圧等を適当に選
定すれば、不純物原子は第１配線１４ｂを十分に突抜け
ることができる。フォトレジスト１７を除去した後、熱
処理を行い、ソ−ス・ドレイン１６ａ、第２配線１６ｂ
および埋込コンタクト１６ｃにイオン注入された不純物
原子を活性化する。
フォトレジスト１３と同一形状のフォトレジスト１７を
形成する。すなわち、フォトレジスト１３とフォトレジ
スト１７とは同一のフォトマスクを用いて形成されるも
のである。フォトレジスト１７をマスクとして不純物原
子のイオン注入を行い、第１配線１４ｂ下に埋込コンタ
クト１６ｃを形成する。第１配線１４ｂは半導体基板１
１に垂直な方向に柱状結晶構造を有しているため、第１
配線１４ｂの厚さ、イオン注入の加速電圧等を適当に選
定すれば、不純物原子は第１配線１４ｂを十分に突抜け
ることができる。フォトレジスト１７を除去した後、熱
処理を行い、ソ−ス・ドレイン１６ａ、第２配線１６ｂ
および埋込コンタクト１６ｃにイオン注入された不純物
原子を活性化する。
【００１３】図２は、第２実施例を模式的に示した斜視
図であり、マスクＲＯＭの一部を示したものである。
図であり、マスクＲＯＭの一部を示したものである。
【００１４】下側配線２１、上側配線２２、酸化シリコ
ン等の絶縁層２３および導電層２４は、シリコン等の半
導体基板（図示せず。）の主表面側に形成されている。
ン等の絶縁層２３および導電層２４は、シリコン等の半
導体基板（図示せず。）の主表面側に形成されている。
【００１５】上側配線２２は、モリブデン等の柱状結晶
構造を有する高融点金属を用いて形成され、その厚さは
１００〜５００ｎｍである。
構造を有する高融点金属を用いて形成され、その厚さは
１００〜５００ｎｍである。
【００１６】導電層２４は、下側配線２１と上側配線２
２との交差部の絶縁層２３を導電化したものであり、下
側配線２１と上側配線２２とを導通させるものである。 この導電層２４は、上側配線２２を形成した後、所定パ
タ−ンのフォトレジストをマスクとして不純物（リンや
ボロン等）を絶縁層２３にイオン注入することにより形
成される。上側配線２２は柱状結晶構造を有しているた
め、不純物原子は上側配線２２を十分に突抜けることが
できる。したがって、上側配線２２の厚さ、絶縁層２３
の厚さ、イオン注入の加速電圧等を適当に選定すれば、
絶縁層２３の上面から下面まで高濃度の不純物原子をド
−ピングすることができる。
２との交差部の絶縁層２３を導電化したものであり、下
側配線２１と上側配線２２とを導通させるものである。 この導電層２４は、上側配線２２を形成した後、所定パ
タ−ンのフォトレジストをマスクとして不純物（リンや
ボロン等）を絶縁層２３にイオン注入することにより形
成される。上側配線２２は柱状結晶構造を有しているた
め、不純物原子は上側配線２２を十分に突抜けることが
できる。したがって、上側配線２２の厚さ、絶縁層２３
の厚さ、イオン注入の加速電圧等を適当に選定すれば、
絶縁層２３の上面から下面まで高濃度の不純物原子をド
−ピングすることができる。
【００１７】
【発明の効果】本発明では、金属層を形成した後に金属
層下に導電層が形成できるため、半導体装置の製造工程
の自由度が大幅に増す。
層下に導電層が形成できるため、半導体装置の製造工程
の自由度が大幅に増す。
【図１】第１実施例の製造工程を模式的に示した断面図
である。
である。
【図２】第２実施例を模式的に示した斜視図である。
１１……半導体基板
１４ｂ、２２……高融点金属層
１６ｃ、２４……導電層
Claims (3)
- 【請求項１】 半導体基板の主表面側に形成された柱
状構造を有する高融点金属層を通して不純物のイオン注
入を行い、上記高融点金属層下に上記不純物がド−ピン
グされた導電層を形成する半導体装置の製造方法。 - 【請求項２】 上記導電層は、半導体に上記不純物を
ド−ピングしたものである請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 上記導電層は、絶縁体に上記不純物を
ド−ピングしたものである請求項１に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010099A JPH04245426A (ja) | 1991-01-30 | 1991-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010099A JPH04245426A (ja) | 1991-01-30 | 1991-01-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245426A true JPH04245426A (ja) | 1992-09-02 |
Family
ID=11740877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3010099A Pending JPH04245426A (ja) | 1991-01-30 | 1991-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245426A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111353A (ja) * | 1982-12-17 | 1984-06-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60194575A (ja) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPH02170424A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-01-30 JP JP3010099A patent/JPH04245426A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111353A (ja) * | 1982-12-17 | 1984-06-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60194575A (ja) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPH02170424A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 半導体装置の製造方法 |
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