JPS59110168A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する分野） 本発明は幅の狭い電極を備えた半導体装置の製造方法に
関するものである。

（従来技術） 近年発達の著しい大規模集積回路（以下「Ｌ８ＩＪとい
う）においては、高密度化のために素子の微細化が鋭意
検討されている。素子の微細化のためには電子線直接描
画法等の手段も導入されつつあるが、未だマスクを用い
たリングラフィ技術もよ（用いられている。マスクを用
いる場合には、マスクパターンの制作限界が１μｍ程度
であるため、このマスクパターン幅より狭い電極を備え
た半導体装置を製造することは困難であった。例えばＬ
ＳＩに用いられるＭＩＢ型トランジスタ（以下「ＭＩＳ
Ｔｒ　ｊという）の微細化はいわゆる比例縮小側と短チ
ヤンネル対策を考慮して進められているが、マスクパタ
ーンの制作限界によりマスクを用いたリングラフィ技術
では１μｍ以下の幅の狭いゲート電極を備えたＭＩＳＴ
ｒを製造することは難しかった。同様にＭＩＳＴｒのソ
ース電極・　トノイン電極の縮小化も難しかった。

（発明の目的） 本発明の目的は、マスクパターンの制作限界に関係なく
幅の狭い電極を備えた半導体装置を製造する方法を提供
することにある。

また、本発明の他の目的は１．ゲート電極幅が狭いｅ、
細なＭ　Ｌ　Ｓ　Ｔｒ　＜１）製造方法を提供すること
にある。

（発明の構成） 本発明はこの目的を達成するために、基板上に第１材料
層例えばシリコン酸化膜等で段差部を構成しこの段差部
を覆うように第コ材料層例えば少な（とも硼素を含む非
晶質シリコン層を形成する工程と、その後基板にほぼ垂
直方向の異方性エツチングを行い前記非晶質シリコン層
を前記段差部の側面に接する非晶質シリコン領域に加工
する工程とを含むことを特徴とする。

以下、本発明を図面を用いて詳細に説明する。

第１−人口〜第１７　Ｆ図は本発明をＭ　Ｉ　８　Ｔｒ
のゲート電極形成に適用した場合の第１夾施例を説明す
るための図である。例えば比抵抗数Ω係のＮ型シリコン
基板ｌ上に段差部を構成するように第１材料層、２を形
成し、第１−Ａ図の構造を得る。第１材料層コとしては
例えばシリコン酸化膜な用い、厚さは０．２〜１μｍが
適当である。側面３を有する段差部はゲート電極形成予
定領域付近に設けろ。

その後、第１材料層２によって俊われていない基板１表
面にゲート絶縁膜≠を形成し、第１−Ｂ図の構造を得る
。このゲート絶縁１１Ｑ４’は通常の熱酸化等で形成し
、厚さは例えば１００〜５００にとする。その後第１材
料層２及びゲート絶縁膜≠の表面に第２材料層として例
えば少なくとも硼素を含む非晶質シリコン層ｊを形成し
、第１−０図の構造を得る。この非晶質シリコン層ｊは
例えばシラン（ＳｉＨ４）、ジボラン（Ｂ２１１６）　
、ゲルマン（ＧｅＰｋ’）。

ヘリウム（Ｈ，ｅ　）から成る混合ガスにおいて、流量
ルーＨ６，／５ＩＨ４を／　Ｘ　１０−８〜１ｘ１０−
１の範囲、流量比Ｇｅ　Ｈ４／（Ｓ　ｉ　Ｈ４＋　Ｇｅ
Ｈ，）をｏ−３ｘｉｏ−”　　ノ範ｎに設定し、真空度
０−　／　−／　’Ｉ’ｏｒｒ程度の低圧０’ＶＤ法に
より形成する。このときの形成温度は４ｃｒ。

〜６００°Ｃが実用的な範囲である。ここで硼素を率は
硼素の他にゲルマニウムを添加することによりより低（
することができる。第≠図はこのことを示した図で、流
量比Ｂ２Ｈｖ８．ＨＪＩＯ−２トシ形成温良を５０θ°
Ｃとしたときに流量比０ｅＨＶ（Ｓｉ　Ｈ４＋　Ｇｅ　
Ｈ４）が太き（なるほど、即ちゲルマニウムの添加量が
多（なるほど非晶質シリコンの抵抗率が下がることを示
している。

その後、基板ｌにほぼ垂直方向の異方性エツチングを基
板／及び第１材料層２の表面が露出するまで行い、非晶
質シリコン層ｊを第１層２の側面３とゲート絶縁膜弘と
に接する非晶質シリコン領域乙に加工し、第１−Ｄ図の
構造を得る。この工程では、非晶質シリコン層！の厚さ
分を除去するだけの異方性エツチングを行えばよい。非
晶質シリコン領域乙がゲート電極として用（・られ、こ
のゲート電極の幅は主に非晶質シリコン層５の厚さに依
存し、その厚さの約６０〜ｇｏ％となる。従って例えば
非晶質シリコン層ｊの厚さを０．３μｍとした場合には
、約０．２〜０．２５μｍのゲート電極幅を実現できる
。ところで、上記異方性エツチングを行う方法には、平
行平板電極を用いたプラズマエツチング方法又はイオン
ビームエツチング方法等がある。例えば平行平板電極型
のプラズマエツチング方法を用いる場合には、フロン１
２（００１ＡＰｔ　）　’ｋ　２０　ｅｃ／６プラズマ
エツテング室内に流した状態でプラズマエツチング室内
の真空度を０．０７　Ｔｏｒｒにし／　３．５　Ａ　Ｍ
Ｈｚの高周波電力を１００Ｗ加えてエツチングを行う。

このとき例えば３６原子チの硼素を含む非晶質シリコン
層は約２０　ＯＡ４程度の速度でエツチングされる。使
用するガスとしてはフロン１２の他に０）ＩＦ、ガス又
はＯＦ４とＢ２の混合ガス等も使用することができる。

その後第１材料層コ及び不要なゲート絶縁膜弘を除去し
、第７−Ｅ図の構造を得る。更に公知の方法例えばイオ
ン注入法等によりソース領域７及びドレイン領域♂を形
成し、第１−１図の構造を得る。その後は通常の方法を
用いて層間絶縁膜、ソース電極、ドレイン電極等を形成
しＭＩＳＴｒ　　を製造する。なお層間絶縁膜としては
化学気相成長方法等により形成したシリコン酸化膜を用
いてもよく、非晶質シリコン領域６表面を酸化したシリ
コン酸化膜を用いてもよい。非晶質シリコン領域乙のシ
リコン酸化膜を層間絶縁膜として用いる場合には、後に
述べるように低温・短時間で充分な耐圧を有するシリコ
ン酸化膜を形成できるので、ソース領域７及びドレイン
領域ｇの不純物の再分布を防止できる利点がある。

第コーへ図〜第２−Ｆ図は本発明の第２の実施例を説明
するための図である。基本的には第１の実施例とほぼ同
じであるので、同一部分には同一番号を付し以下簡単に
説明する。第コーへ図に示すようにまず基板ｌの全表面
にゲート絶縁膜≠を形成した後に、第２−Ｂ図に示す段
差部を有する構造を形成し、第２−０図に示す少な（と
も硼素を含む非晶質シリコン層ｊを形成し、異方性エツ
チングにより第コーＤ図に示すゲート′成極となる非晶
質ンリコン領域ｔを加工形成し、その後第２−Ｂ図及び
第２−１図の構造を得る。更に層間絶縁膜形成、コンタ
クトホール形成、ソース電極・ドレイン電極形成等を行
いＭ　Ｉ　８　Ｔ　ｒを製造する。

また、上述の二つの実施例ではゲート電極に本発明を適
用した例について説明したが、例えば第１の実施例の第
１−Ｂ図〜第１−Ｂ図においてゲート絶縁膜ｌＩ−を用
いなければ基板／に直接接した幅の狭い電極を得ること
ができることはいうまでもない。更に上述の実施例にお
いては第２材料摸−第Ｊ−Ａ図〜第３−Ｊ図は本発明の
第３の実に例を説明するための図である。本実施例は第
１の実施例で説明した少なくとも硼素を含む非晶質シリ
コン層の形成と異方性エツチングとを三回繰り返すこと
によって幅の狭いゲート電極とソース電極・ドレイン電
極２備えたＭ　Ｉ　８　Ｔｒを製造する方法に関するも
ので、非晶質７リコン層の形成と異方性エツチングは第
１の実施例で用いているのと同様に行えばよい。以下図
面に基づき簡単に説明する。例えば比抵抗数Ω鷺のＮ型
シリコン基板ｌｌ上に第１−Ａ図と同様の段差部を有す
る第１材料層１２としてのシリコン酸化膜を形成し、第
３−Ａ図の構造を得る。その後この段差部を覆うように
少なくとも硼素を含む第１非晶質シリコン層１３乞形成
し、第３−Ｂ図の構造を得る。その後基板ｌ／にほぼ垂
直方向の異方性エツチングを行い基板／／の一部を露出
させかつ第１非晶質シリコン領域ｌ≠を形成し、第３−
０図の構造を得る。この第１非晶質シリコン領域ｌ弘は
後にソース電極（又はドレイン電極）として用いられる
。次いで第ｊ−０図の構造のものを酸化処理して、第１
非晶質シリコン領域／４の表面及び露出した基板ｉｉの
表面にシリコン酸化膜ｌｊ及び１６をそれぞれ形成し、
第３−Ｄ図の構造を得る。このときの酸化処Ｕｔ工例え
ばりＯｏＣの純水中に、２〜３　ｔ／ｍｉｎの流量の酸
素ガスを通して得られる水Ｙ含む酸素ガスを用いてざｌ
Ｏ″Ｃの温度によって行う。このような条件で酸化した
場合には、例えば３６原子チの硼素を含む第１非晶質シ
リコン領域ｌ≠は約２０分間で表面に約２０００人のシ
リコン酸化膜が形成される。このとぎ同時に基板ｌ／が
酸化されて形成されるシリコン酸化膜ｌ乙は約、ｚｏｏ
Ｌの厚さがありゲート絶縁層として用いられる。

参考までに非晶質シリコンをに１０℃でウェット酸化し
たときの酸化％性を第５図に示す。（ａ）は流量比Ｂ２
　Ｈｅ／８ｉ　Ｈ４乞／　Ｘ　１０−”で形成した非晶
質シリコンの、（ｂ）はｌｉｔ比Ｂ！Ｈａ／（ｓ　ｌ　
Ｈ４＋Ｇｅ　Ｈ４）　’ＩＩｘ１０−”でかつ流量比Ｇ
ｅ）Ｉ４／（Ｓ　ｉ　Ｈｇ　十Ｇｅ　Ｈ４）　Ｙｓｘｉ
ｏ−”−ｒ：形成き３６原子チ。硼素を含む非晶質シリ
コンの、（Ｃ）は（ＩＩ／　）の単結晶シ！Ｊニア７１
７）酸化特性である。非晶質シリコンは単結晶シリコン
に比べ充分大きな酸化速度で酸化できるので、所望の厚
さのゲート絶縁膜／１と適当な耐圧を有するシリコン酸
化膜ｌｊを同時に形成できる。また、図には示しでいな
いが、少な（とも硼素を含ら基板ｌｌ中に硼素が拡散し
な（てすむ。非晶質シリコンの酸化速度は添加される硼
素の量が多いほど大きくなる。なお、低温で酸化速度を
大きくするためには硼素ｙｓ原子裂以上とすることが望
ましい。

その後第３−Ｄ図の構造のものの全表面に少な（とも硼
素を含む第１非晶質シリコフ層１７を形成し、第３−Ｂ
図の構造を得る。そして基板／ｌに対してほぼ垂直方向
に異方性エツチングを行い第２非晶質シリコノ領域／ざ
をシリコン酸化膜ｌｊの側面に接してかつゲート絶縁膜
／２上に加工形成し、第３−　Ｆ”図の構造を得る。こ
の第２非晶質シリコン領域ｌ♂はゲート電極として用い
られる。

その後第２非晶質シリコン領域／Ｉの表面を前述したの
と同様に酸化してシリコン酸化膜ｌりを形成した後、ゲ
ート絶縁膜ｌ乙の一部を除去し基板１／の一部を露出さ
せ、第Ｊ−Ｇ図の構造を得る。

このとき形成されるシリコン酸化膜１９は通常のシリコ
ンの熱酸化膜と同等の絶縁耐圧を有し、層間絶縁膜とし
ての役割を充分にはたす。その後少な（とも硼素を含む
第３非晶質シリコン層２０を全面に形成し、第３−Ｈ図
の構造を得てから、基板／／に対してほぼ垂直方向に異
方性エツチングを行いシリコン酸化膜ｌりの側面と基板
／／に接する第３非晶質シリコン領域２１を形成し、そ
の後第３非晶質シリコン領域２／の表面を酸化してシリ
コン酸化膜２２を形成し第３−Ｊ図の構造を得る。この
酸化は、先にも説明したように低温でできるので、第１
非晶質シリコン領域ｌ≠から基板ｔｉへの硼素の拡散を
生じることもなく、また第２非晶質／リコン領域ｉｔか
らゲート絶縁膜／乙を通じての基板ｔｉへの硼素の拡散
を生じることもない。この第３非晶質シリコン領域、２
／はドレイン電極（又はソース電極）として用いられる
。

そして熱処理を行い第１非晶質シリコン領域ｌ≠及び第
３非晶質シリコン領域２１から基板／／内に硼素を拡散
させ拡散層２３．２≠を形成し、第３−Ｊ図の構造を得
る。この熱処理によって拡散層２３，２≠の形成の他に
非晶質シリコン領域ｔｔａ、ｔｇ、　２ｔｙ結晶化し電
極部分の低抵抗率化（約ｊ　Ｘ　／　０−’−ｊ　Ｘ　
１０−８Ω鼻）ヲ図るコト本２できる。その後必要に応
じて不要なシリコン酸化膜を除去する。

（発明の効果） 以上説明したように、本発明は段差部を被覆する第２材
料層例えば非晶質シリコン層の形成と基板に対してほぼ
垂直方向の異方性エツチングを組合せることによりマス
クの制作限界に拘束されずにより狭い幅例えば０９５μ
ｍ以下の電極領域を形成できる。これをゲート電極とし
て用いて極めてゲート電極幅の小さな微細ＭＩＳＴｒを
製造できる。

また、第３の実施例ではゲート電極の他にソース電極及
びドレイン電極も同様な方法で形成するため電極幅を小
さくできＭＩＳＴｒをより微細に製造できる。更に纂３
の実施例で示したように非晶質シリコン領域の酸化を伴
う場合には、酸化速度の差を利用して層間絶縁膜とゲー
ト絶縁膜を同時に形成できる利点や、低温での酸化が可
能なので酸化に伴う基板中の不純物の再分布を防止でき
る利点、そして拡散層形成工程を酸化工程とは独立に制
御でき浅い拡散層を容易に形成できろ利点等がある。

本発明は上述した実施例に限定されることな（、幅の狭
い電極を備えた半導体装置や幅の狭い配線等種々の適用
が考えられることはいうまでもない。

【図面の簡単な説明】

第１−Ａ図〜第１−Ｆ図、第、２−Ａ図〜第２−Ｆ図、
第ｊ−Ａ図〜第３−Ｊ図はそれぞれ本発明の詳細な説明
するための図、第≠図は本発明に用いる材料の抵抗率を
示す図、第５図は本発明に用いる材料の酸化特性を示す
図である。 ｉ、ｔｔ・・・基板、２，１２・・・第１材料層、３・
・・側面、ｊ、／３．／７，２０・・・非晶質シリコン
層、弘、／４・・・ゲート絶縁膜、＆、　　／≠、／１
．　２／・・・非晶質シリコン領域（電極）、７．ｆ、
２３゜２弘・・・拡散層、／Ｊ−、／り、２２・・・シ
リコン酸化膜。 ナ／−Ａ図 ヤ／−Ｂ図 ＋ｔ−ＣＡＭ ヤ／−Ｄ図 矛／−Ｅ〆 オ／−Ｆ図 ヤ２−Ａ図 ３ 第２−５区 オｚ−Ｃ区 第２−Ｄ凹 矛２−ｇ区 才２−Ｆ−〆 第３−Ａ直 勿３−Ｂ府 第３−Ｃｌｆｆ１ ヤヲーＤＭ オ３−Ｅ囚 ヤ３−ＦｒＭ ヤ３−６Ｚ 営３．Ｈ閏 第３−ｘ図 ヤ３−Ｊ［￥Ｉ σｅＨ４／（ｓｉ１４＋（ｒｅＨ４］ 第４［￥］

Claims (1)

1. 【特許請求の範囲】 （１ン　　半導体基板上に段差部を構成するよう設けら
   れた第１材料層と前記基板とを覆うように第２材料層を
   形成する工程と、 前記基板に対してほぼ垂直方向に異方性エツチングを行
   い前記第コ材料層を前記段差部の側面に接する電極領域
   に加工する工程と、前記第１材料層を除去する工程 とを含むことを特徴とする半導体装置の製造方法。 （２）前記基板は絶縁膜な備えていることを特徴とする
   特許請求の範囲第１項記載の半導体装置の製造方法。 （３）前記第２材料層は少なくとも硼素を含む非晶質シ
   リコン層であることを特徴とする特許請求の範囲第１項
   記載の半導体装置の製造方法０ （４）　　半導体基板上に段差部を構成するように設け
   られた第１材料層と前記基板とを覆うように少な（とも
   硼素を含む第１非晶質シリコン層を形成する工程と、 前記基板に対しほぼ垂直方向に異方性エツチングを行い
   、前記基板の一部を露出させかつ前記第１非晶質シリコ
   ン層を前記第１材料層の段差部側面と前記基板とに接す
   る第１非晶質シリコン領域に加工する工程と、前記第１
   非晶質シリコン領域の表面及び露出した前記基板を酸化
   し第１シリコン酸化膜とゲート絶縁膜とを形成する工程
   と、 前記第１材料層、前記第１シリコン酸化膜及び前記ゲー
   ト絶縁膜を覆うように少なくとも硼素を含む第２非晶質
   シリコン層を形成する工程と、 前記基板に対しほぼ垂直方向に異方性エッテングな行い
   、前記ゲート絶縁膜の一部を露出させかつ前記第２非晶
   質シリコン層を前記第１シリコン酸化膜の側面と前記ゲ
   ート絶縁膜に接する第２非晶質シリコン領域に加工する
   工程と、 前記第２非晶質シリコン領域の表面を酸化し第２シリコ
   ン酸化膜を形成した後、露出した前記ゲート絶縁膜を除
   去し前記基板を露出する工程と、 露出した前記基板、前記第２シリコン酸化膜及び前記第
   １材料層を覆うように少な（とも硼素を含む第３非晶質
   シリコン層を形成する工程と、 前記基板に対しほぼ垂直方向に異方性エツチングを行い
   前記第３非晶質シリコン層を前記第１シリコン酸化膜の
   側面と前記基板とに接する第３非晶質シリコン領域に加
   工する工程と、 前記第１及び第３非晶質シリコン領域から前記基板内に
   硼素を拡散させる工程と を含むことを特徴とする半導体装置の製造方法０