TWI627759B - 具有電容器之積體電路及其製造方法 - Google Patents

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Abstract

所提供的是積體電路及其製造方法。在一例示性具體實施例中，積體電路包括附有主動層之基材，該主動層上覆於埋置型絕緣體層，該埋置型絕緣體層進而上覆於握把層，其中，該主動層包括第一主動井。第一源極、第一汲極與第一通道係界定於該第一主動井內，其中，該第一通道位在該第一源極與該第一汲極之間。第一閘極介電質直接上覆於該第一通道，並且第一閘極直接上覆於該第一閘極介電質，其中，第一電容器包括該第一源極、該第一汲極、該第一通道、該第一閘極介電質、及該第一閘極。第一握把井係界定於直接在該第一通道及該埋置型絕緣體層下方之該握把層內。

Description

具有電容器之積體電路及其製造方法
本案的技術領域大體上係關於具有電容器之積體電路及其製造方法，並且尤係關於具有以並聯方式連接之二或更多個電容器的積體電路及其製造方法。
半導體產業持續朝向製作更小、更複雜且效能更高之微電子組件發展。在製造更小的積體電路時，需要開發更小的電子組件，並且那些在積體電路內之電子組件的間隔要更靠近。某些積體電路包括全空乏上覆半導體絕緣體(FDSOI)基材，其比不包括全空乏通道之基材更具有優勢，例如：短通道效應更低且電晶體寄生電容更小。這些積體電路可利用上覆半導體絕緣體(SOI)基材，其具有上覆於埋置型絕緣體層之淺主動層。
電容器可使用FDSOI來形成，其中電容器包括藉由絕緣閘極介電質隔開的導電閘極與通道。電容器的電容隨著將這兩種傳導材料隔開之介電材料的厚度減小而增大，而且某些功能需要用到高電容。金屬/氧化物/金屬(MOM)電容器可在後段(BEOL)製程期間形成，但這些 MOM電容器典型為具有將傳導金屬層隔開的較厚絕緣氧化物層，其導致低電容。
積體電路製造過程早期形成的電容器典型為包括藉由絕緣閘極介電質所隔開的傳導閘極與通道，如以上所述。然而，此類電容器的電容隨著外施電壓而有顯著改變的傾向。特別的是，當外施電壓跨某些臨限值變更時，通道會由反轉模式(inversion mode)變更為空乏模式，其中通道有部分作用像空乏模式下的電絕緣體。電容在空乏模式下因通道的絕緣效應而低更多。因此，電容隨著電壓而顯著變化。具有獨立於外施電壓之高電容的電容器在電路設計中容許更大的靈活性。
因此，希望提供包括電容較不受外施電壓影響之電容器的積體電路、以及其製造方法。另外，希望提供所具有之高電容維持實質不受外施電壓影響之電容器的積體電路、以及其製造方法。再者，本具體實施例的其它所欲特徵及特性經由隨後的詳細說明及隨附申請專利範圍且搭配附圖及本發明的背景描述將變為顯而易見。
所提供的是積體電路及其製造方法。在一例示性具體實施例中，積體電路包括附有主動層之基材，該主動層上覆於埋置型絕緣體層，該埋置型絕緣體層進而上覆於握把層，其中，該主動層包括第一主動井。第一源極、第一汲極與第一通道係界定於該第一主動井內，其中，該第一通道位在該第一源極與該第一汲極之間。第一閘極 介電質直接上覆於該第一通道，並且第一閘極直接上覆於該第一閘極介電質，其中，第一電容器包括該第一源極、該第一汲極、該第一通道、該第一閘極介電質、及該第一閘極。第一握把井係界定於直接在該第一通道及該埋置型絕緣體層下方之該握把層內。
另一具體實施例中提供一種積體電路。該積體電路包括第一與第二電容器，其分別附有具第一與第二拐折點之第一與第二電容/電壓曲線。該第一電容/電壓曲線在該第一拐折點具有第一拐折點電壓與第一拐折點電容。第一電容是在大於該第一拐折點電壓的第一外施電壓下所測得，而且該第一電容大於該第一拐折點電容。該第二電容/電壓曲線在該第二拐折點具有第二拐折點電壓及第二拐折點電容，而且第二電容是在大於該第二拐折點電壓之第二外施電壓下所測得。該第二電容小於該第二拐折點電容。電容器互連件以並聯方式電連接該第一電容器與該第二電容器以產生組合電容/電壓曲線。
又另一具體實施例中提供一種製造積體電路之方法。該方法包括形成第一與第二電容器，其分別附有具第一與第二拐折點之第一與第二電容/電壓曲線。該等第一與第二電容/電壓曲線分別在該等第一與第二拐折點具有第一與第二拐折點電壓及第一與第二拐折點電容。高於該第一拐折點電壓之第一外施電壓下的第一電容大於該第一拐折點電容，而高於該第二拐折點電壓之第二外施電壓下的第二電容小於該第二拐折點電容。該等第一與第二 電容器係以並聯方式電連接以產生組合電容/電壓曲線。
10‧‧‧積體電路
12‧‧‧基材
14‧‧‧主動層
16‧‧‧埋置型絕緣體層
18‧‧‧握把層
20‧‧‧淺溝槽隔離結構
22‧‧‧第一光阻層
24‧‧‧第一握把井
26‧‧‧第一主動井
30‧‧‧第二光阻層
32‧‧‧第二握把井
34‧‧‧第二主動井
36‧‧‧閘極介電層
38‧‧‧閘極層
40‧‧‧第一閘極
42‧‧‧第一閘極介電質
44‧‧‧第二閘極
46‧‧‧第二閘極介電質
48‧‧‧延展區
50‧‧‧後端光阻層
52‧‧‧間隔物
54‧‧‧第一源極
56‧‧‧第一汲極
58‧‧‧第一握把井植入物
60‧‧‧第一通道
62‧‧‧第二源極
64‧‧‧第二汲極
66‧‧‧第二握把井植入物
68‧‧‧第二通道
70‧‧‧第一電容器
72‧‧‧第二電容器
76‧‧‧接觸部
78‧‧‧電容器互連件
80‧‧‧第一電容/電壓曲線
82‧‧‧第一拐折點
84‧‧‧第二電容/電壓曲線
86‧‧‧第二拐折點
88‧‧‧組合電容/電壓曲線
90‧‧‧第一拐折點電壓
92‧‧‧第一拐折點電容
94‧‧‧第二拐折點電壓
96‧‧‧第二拐折點電容
100‧‧‧第一外施電壓
102‧‧‧第一電容
104‧‧‧第二外施電壓
106‧‧‧第二電容
本案的具體實施例將在下文中搭配以下圖式來說明，其中相同的元件符號表示相似的元件，並且其中：第1至7圖根據例示性具體實施例，在截面圖中繪示一種積體電路及其製作方法；第8、11及12圖繪示該積體電路及其製造方法的不同具體實施例，其中第8、11及12圖有一部分為截面圖，並且其中電連接是以示意形式來繪示；以及第9及10圖繪示該積體電路不同具體實施例的電容/電壓曲線。
以下的實施方式本質上僅屬於例示性，而且用意不在於限制各項具體實施例或其應用與使用。再者，用意不在於受到前面背景描述或以下詳細說明中介紹的任何理論所約束。本揭露的具體實施例大體上係針對積體電路及其製作方法。可將本文中所述的各項工作及過程步驟併入更全面性的程序或過程，其具有未在本文中詳述的附加步驟或功能。特別的是，積體電路製造的各個步驟屬於眾所周知，所以，為了簡便起見，許多習知步驟在本文中將只有簡述或將遭到全部省略，而不提供眾所周知的過程細節。
一種積體電路包括第一與第二電容器，該 第一與第二電容器包括第一與第二閘極、閘極介電質、通道、源極與汲極。此等第一與第二電容器分別具有電容/電壓曲線，其在第一與第二通道中介於空乏與反轉模式之間約轉變點處具有拐折點。電容在拐折點之反轉模式側高很多。第一與第二電容器亦設計成使得第一與第二電容器各者在空乏模式下的電容大約相同，並且在反轉模式下的電容也大約相同。第一與第二電容器係以並聯方式電連接成使得此電連接對有效具有第一與第二個別電容加總後的電容。第一與第二電容器係經選擇而使得第一與第二拐折點處由反轉至空乏模式之變化是依相反方向進行，第一與第二電容器其中一者由反轉模式變更為空乏模式，而其中另一者則相反，端視電壓而定。如此，與隔離之第一與第二電容器任一者的電容相比，電連接之第一與第二電容器有更固定的組合電容。可加入背板偏壓以推移第一及/或第二電容器的拐折點，使得第一與第二拐折點大約匹配，藉以進一步降低組合電容的任何變異。
請參閱第1圖中所示的例示性具體實施例。在一例示性具體實施例中，積體電路10包括基材12，其中基材12包括上覆於埋置型絕緣體層16之主動層14，以及其中埋置型絕緣體層16上覆於握把層(handle layer)18。如此，所示基材12為上覆半導體絕緣體(SOI)基材，有時稱為矽絕緣體基材(尤其是對於主動層主要包括矽的具體實施例而言)。「上覆」一詞於本文中使用時，意為「上方」而使得中介層可安放於主動層14與埋置型絕緣 體層16之間，或意為「上」而使得主動層14實體接觸埋置型絕緣體層16。此外，「直接上覆」一詞意為通過上組件還通過下組件的垂直線，使得上組件至少有一部分直接位在下組件之至少一部分上方。了解的是，可移動積體電路10而使得相對「上方」和「下方」的位置改變，因此，參照「垂直」線意為約與基材12之表面垂直的「垂直」線。基材12在一些具體實施例中可以是塊材晶圓(圖未示)，例如：單晶矽晶圓。
在一例示性具體實施例中，主動層14及握把層18包括半導性材料。「半導體材料」一詞於本文中使用時，將會用於含括半導體產業中慣用於製作電氣裝置的半導體材料。半導體材料包括單晶矽材料，例如：半導體產業中典型使用的較純或輕濃度雜質摻雜之單晶矽材料，也包括多晶矽材料，以及與其它諸如鍺、碳及類似元素攙和的矽。半導體材料亦包括諸如較純及雜質摻雜之鍺、砷化鎵、氧化鋅、玻璃及類似者等其它材料。在一例示性具體實施例中，主動層14為單晶矽材料，但替代具體實施例中可使用其它半導體材料。埋置型絕緣體層16在一例示性具體實施例中為二氧化矽，但也可使用藍寶石或其它電氣絕緣材料。握把層18對SOI基材12提供機械強度及穩定性，並且包括半導體材料，例如：在一例示性具體實施例包括單晶矽。然而，替代具體實施例中可使用提供機械強度及穩定性的各種其它半導體材料。使用半導體材料可將握把層18併入一些電子組件。
「導電」材料於本文中使用時，大體上具有約1 x 10-4歐姆公尺或更小的電阻率，「電絕緣」材料大體上具有約1 x 104歐姆公尺或更大的電阻率，而「半導電」材料具有自小於約1 x 104歐姆公尺至大於約1 x 10-4歐姆公尺的電阻率。「電連通」一詞於本文中使用時，意為電流能夠自一個導電或半導電組件流至另一組件，其中此電流可或可不流經導電或半導電中介組件。「直接電接觸」一詞於本文中使用時，意為屬於導電或半導電性但不為電絕緣體之組件彼此間的直接實體接觸。
一或多個淺溝槽隔離結構20係界定於基材12內。淺溝槽隔離結構20通過主動層14及埋置型絕緣體層16，並且伸入但非完全穿透握把層18。淺溝槽隔離結構20為電氣絕緣結構，並且可包括二氧化矽或其它電氣絕緣材料。
請參閱第2圖所示的例示性具體實施例，第一光阻層22係上覆於基材12而形成並且圖案化。第一光阻層22(及下文所述的其它光阻層)可藉由旋轉塗佈來沉積，並且藉由以穿過具有透明區段及不透明區段之遮罩的光或其它電磁輻射進行曝照來圖案化。光在光阻中造成化學變化，使得曝露部分或未曝露部分可被選擇性移除。所欲位置可用有機溶劑來移除，而第一光阻層22仍維持上覆於基材12的其它區域。第一光阻層22(及下文所述的其它光阻層)可視需要地包括頂端及/或底端抗反射塗料及/或硬遮罩(圖未示)。有許多抗反射塗料可用，包括無機 與有機化合物，例如：氮化鈦或有機矽氧烷。氮化鈦可使用四甲基胺鈦(tetramethylamidotitanium)及三氟化氮藉由化學氣相沉積來沉積，而有機矽氧烷可藉由旋轉塗佈來沉積。抗反射塗料可改善光阻圖案化期間的準確度及關鍵尺寸。氮化矽可當作硬遮罩使用，其中氮化矽可使用氨及二氯矽烷藉由低壓化學氣相沉積來形成。
第一握把井24係於握把層18中形成，而第一主動井26係於主動層14中形成。第一握把及主動井26、26藉由將傳導率判定雜質植入主動層14及握把層18經選擇的位置來形成。傳導率判定雜質可藉由穿過未被第一光阻層22覆蓋之區、或穿過遮罩中因第一光阻層22圖案化之曝露區(圖未示)進行離子佈植來佈植。離子佈植涉及在電場影響下將傳導率判定雜質離子化並將離子推入基材12中。電場強度可判定離子佈植的深度，所以，第一握把井24可穿過主動層14及埋置型絕緣體層16藉由佈植傳導率判定雜質來形成。第一主動井26可在同一時間形成。在一些具體實施例中，第一握把井24可在一或多個淺溝槽隔離結構20下面通過，其中傳導率判定雜質可穿過淺溝槽隔離結構20來佈植。基材12可在離子佈植之後例如以範圍自約攝氏500度(℃)至約1200℃的溫度進行退火以修復晶體損壞並且電氣活化傳導率判定雜質。
在一例示性具體實施例中，第一握把井24及第一主動井26包括「N」型傳導率判定雜質，但在替代具體實施例中，第一握把井24及第一主動井26可包括「P」 型傳導率判定雜質。「N」型傳導率判定雜質主要包括磷、砷及/或銻，但也可使用其它材料。「P」型傳導率判定雜質主要包括硼、鋁、鎵及銦，但也可使用其它材料。第一握把井24及第一主動井26可包括P或N型傳導率判定雜質，濃度為每立方公分自約1 x 1015至約1 x 1016，但其它濃度也可行。在一些具體實施例中，第一握把井24及第一主動井26可具有不同濃度的傳導率判定雜質。第一光阻層22可在使用後移除，例如：以含氧電漿或以適當溶劑來移除。
請參閱第3圖，第二光阻層30係用於依照與以上關於第一握把井及主動井32、34所述類似的方式，形成第二握把井32及第二主動井34。在一例示性具體實施例中，第二握把及主動井24、26包括「N」型傳導率判定雜質，因此，第一與第二主動井26、34具有相反類型的傳導率判定雜質。在替換具體實施例中，第一與第二主動井26、34具有相同類型的傳導率判定雜質，下文有更完整的說明。第一與第二握把井24、32可直接在淺溝槽隔離結構20下方彼此接觸，而淺溝槽隔離結構20可安置於第一與第二主動井26、34之間。然而，在替換具體實施例中，第一與第二握把井24、32、以及相關聯的第一與第二主動井26、34可實體隔開，甚至可位於積體電路10的不同部分中。第一與第二握把及主動井24、32、26、34不一定要彼此相鄰。
閘極介電層36及閘極層38可上覆於基材 12而形成，第4圖的例示性具體實施例中有說明。閘極介電層36為電絕緣體，並且在各項具體實施例中可包括二氧化矽、氮氧化矽、或其它電氣絕緣材料。二氧化矽可藉由主動層14之表面(舉具體實施例而言，主動層含矽處)的熱氧化作用來形成，或二氧化矽可使用矽烷及氧藉由化學氣相沉積來沉積。閘極層38為導電體或半導電體，並且可包括具有傳導率判定雜質的多晶矽。多晶矽可在矽烷環境中藉由低壓化學氣相沉積來形成，並且可依需要添加所欲傳導率判定雜質的離子。在一例示性具體實施例中，閘極層38中存在的傳導率判定雜質與第一主動井26中關於閘極層38的上覆部分為相同類型。閘極層38中存在的傳導率判定雜質與第二主動井34中關於閘極層38上覆於第二主動井34的部分為相同類型。如此，閘極層38可以分離部分形成，包括閘極層38中具有P型傳導率判定雜質的一個部分、以及閘極層38中具有N型傳導率判定雜質的另一部分，其中微影係為了各沉積而用於隔離所欲區域。
請參閱第5圖並請繼續參閱第4圖，形成的是第一閘極40、第一閘極介電質42、第二閘極44、以及第二閘極介電質46。第一閘極40與第一閘極介電質42可上覆於第一主動井26之安置於兩個淺溝槽隔離結構20之間的一部分，而第二閘極44與第二閘極介電質46係上覆於第二主動井34之安置於兩個淺溝槽隔離結構20之間的一部分而置。可圖案化一層光阻以覆蓋上覆於第一與第二閘極40、44的區域，並且可例如使用溴化氫以非等向性 反應性離子蝕刻來移除閘極層38的剩餘部分。這樣會形成第一與第二閘極40、44。閘極介電層36的曝露部分可接著例如使用溴化氫及四氟化矽以非等向性反應性離子蝕刻來移除。延展區48可接著在主動層14中形成。延展區48可在第一與第二主動井26、34之表面附近相鄰於第一與第二閘極介電質42、46的淺層內包括傳導率判定雜質。延展區48可分別與第一和第二主動井26、34包括相同種類的傳導率判定雜質。舉例而言，若第一主動井26包括N型傳導率判定雜質，第一主動井26中的延展區48亦包括N型傳導率判定雜質。若第二主動井34包括P型傳導率判定雜質，第二主動井34中的延展區48亦包括P型傳導率判定雜質。微影可用於在不同延展區48選擇性地隔離並且佈植不同類型的傳導率判定雜質。
請參閱第6圖，可形成並且圖案化後端光阻層50以曝露主動層14之一部分。主動層14的曝露部分可上覆於第一握把井24，但是上覆有第一閘極40及第一閘極介電層42的第一主動井26可被覆蓋，類似的說明適用於第二握把井32。曝露之主動層14可介於與上覆有第一與第二閘極40、44的第一與第二主動井26、34周圍不同的淺溝槽隔離結構20之間。接著可例如使用六氟化矽以反應性離子蝕刻來移除曝露的主動層14與下方的埋置型絕緣體層16，而受到覆蓋的部分仍保持不變。這使得第一握把井24有一部分曝露，而第一握把井24的另一部分則是以相關聯的第一閘極40及第一閘極介電質42由埋置型 絕緣體層16及第一主動井26覆蓋。如此，第一握把井24有一部分可直接在第一主動井26及第一閘極40下方，而相同的第一握把井24可在淺溝槽隔離結構20下面通過，並且延展至無上覆有埋置型絕緣體層16的曝露部分。類似結構套用於第二握把井32。後端光阻層50在使用後遭受移除。
間隔物52可相鄰於第一與第二閘極40、44而形成，其中間隔物52為電絕緣，如第7圖的例示性具體實施例所示。在一例示性具體實施例中，氮化矽經毯覆式沉積後，對沉積的氮化物進行非等向性蝕刻，使得垂直部分相鄰於第一與第二閘極40、44作為間隔物52。氮化矽可使用氨和矽烷藉由低壓化學氣相沉積來沉積，而利用氫及三氟化氮的乾式電漿蝕刻將會非等向性移除此氮化矽。氮化矽非等向性蝕刻在毯覆式沉積之氮化矽層的水平部分遭受移除時但在移除間隔物52之前終止。
接著可將傳導率判定雜質植入主動層14及曝露之握把層18。這些傳導率判定雜質與第一和第二主動井26、34分別為相同類型，並且微影可用於隔離一種類型之主動井，而另一種類型則是以傳導率判定雜質來佈植。這些傳導率判定雜質形成第一主動井26內的第一源極54及第一汲極56、以及與第一握把井24電連通之第一握把井植入物58。第一源極54與第一汲極56位在第一閘極40的對立側，而第一通道60係界定於第一主動井26內介於第一源極54與第一汲極56之間，並且在第一閘極介電質 42及第一閘極40下方。如此，第一閘極介電質42將第一閘極40與第一主動井26(包括第一源極54、第一汲極56及第一通道60)電隔離以形成第一電容器70。第一握把井植入物58可位在握把層18內。依照類似方式，形成第二源極62、第二汲極64及第二握把井植入物66，其中第二源極62及第二汲極64位在第二主動井34內，並且位在第二閘極44的對立側。第二通道68係界定於第二主動井34內介於第二源極62與第二汲極64之間，並且在第二閘極44及第二閘極介電質46下方。正如第一電容器70，第一閘極介電質46將第二通道68與第二閘極44電隔離以形成第二電容器72。第二握把井植入物66與第二握把井32電連通。可將上述且於第5圖所示的延展區48併入第一與第二源極和汲極54、56、62、64。
在上述具體實施例中，第一電容器70包括第一閘極40、第一通道60以及第一閘極介電質42、第一源極54及第一汲極56，其中第一源極54和第一汲極56對第一通道60提供改良型電接觸點。在上述具體實施例中，第一閘極40、第一通道60、第一源極54及第一汲極56全都主要包括N型傳導率判定雜質，第一電容器70因而稱為N電容器。此外，如以上所述，第二電容器72包括第二閘極44、第二閘極介電質46、第二通道68、第二源極62及第二汲極64，其中第二源極62和第二汲極64改善第二通道68的電接觸。如以上所述，第二閘極44、第二通道68、第二源極62及第二汲極64全都主要包括P 型傳導率判定雜質，第二電容器72因而稱為P電容器。用於電容器的符號N或P指出相關聯之閘極、通道、源極和汲極中的主要傳導率判定雜質。要領會的是，第一與第二電容器70、72在各項具體實施例中可以是N及/或P電容器的任意組合，下文有更完整的說明。
可形成矽化物(圖未示)而有助於第一與第二源極、汲極、閘極和握把井植入物40、44、54、56、58、62、64、68上的電接觸。在一例示性具體實施例中，薄層金屬係例如藉由濺鍍或化學氣相沉積來沉積於曝露表面上，而矽化物係藉由後續退火所形成。在一例示性具體實施例中，鎳(Ni)係經沉積，然後以約240℃至約320℃的第一溫度下退火約10至約40秒，接著以約400℃至約500℃的第二溫度退火約20至約40秒。可使用其它金屬，並且得以調整已選擇金屬的退火過程。接著使用濕蝕刻選擇性地移除鎳蓋層，其不與矽除外的材料起反應。舉例而言，鎳可利用硝酸、醋酸及硫酸的混合物來選擇性蝕刻。
請參閱第8及9圖的例示性具體實施例，形成接觸部76及電容器互連件78而以並聯方式電連接第一與第二電容器70、72。在第8、11及12圖中，接觸部76係示意性繪示為垂直線，而電容器互連件78係示意性繪示為水平線。接觸部76及電容器互連件78可使用典型的後段(BEOL)製程來形成。第一與第二通道60、68在對相關聯的閘極或相關聯的源極與汲極施加電壓時經受電子反轉及空乏。如此，第一電容器70具有附第一拐折點82的 第一電容/電壓曲線80，而第二電容器72具有附第二拐折點86的第二電容/電壓曲線84，如第9圖所示。在第9圖中，水平軸(X軸)為電壓而垂直軸(Y軸)為電容。第一與第二拐折點82、86為第一與第二電容/電壓曲線80、84其曲率(即凹度)正負號改變時的點位。如此，第一電容/電壓曲線80在第一拐折點82具有第一拐折點電壓90及第一拐折點電容92，而第二電容/電壓曲線84在第二拐折點86具有第二拐折點電壓94及第二拐折點電容96。電容/電壓曲線為電容器的固有特徵。上述電容/電壓曲線的拐折點導因於通道由反轉模式切換至空乏模式，反之亦然。如此，第一與第二電容/電壓曲線80、84的所述形狀為電容器的固有特徵，此電容器包括藉由閘極介電質與通道隔開的閘極，其中此閘極介電質薄到足以使通道在反轉與空乏模式之間切換。
第一與第二電容/電壓曲線80、84有部分分別相較於第一與第二拐折點82、86處於更高電容。這些具有更高電容的部分代表第一與第二通道60、68分別處於反轉區時旳外施電壓。第一與第二電容/電壓曲線80、84處於比第一與第二拐折點82、86更低電容的部分為第一與第二通道60、68分別處於空乏區時的電容。第一與第二電容器70、72以並聯方式連接，使得此對具有組合電容/電壓曲線88，其代表個別第一與第二電容/電壓曲線80、84在任何給定外施電壓下的總和。
第一與第二電容器70、72可使用類似過程 來形成，第一與第二電容/電壓曲線80、84因而可能類似。然而，在第一電容器70為N電容器且第二電容器72為P電容器(反之亦然)的具體實施例中，第一與第二電容/電壓曲線80、84相反，其中一者在一外施電壓下處於反轉區，而另一者在同一外施電壓下處於空乏區。因此，在大於第一拐折點電壓90的第一外施電壓100下，第一電容/電壓曲線80具有大於第一拐折點電容92的第一電容102。換句話說，(第一電容器70的)第一電容102隨著第一外施電壓100提升到高於第一拐折點電壓90而增大。依照類似方式，第一電容102隨著第一外施電壓100下降到低於第一拐折點電壓90而減小。然而，在大於第二拐折點電壓94的第二外施電壓104下，第二電容/電壓曲線84具有低於第二拐折點電容96的第二電容106。(第二電容器72的)第二電容106隨著第二外施電壓104提升到高於第二拐折點電壓94而減小，與第一電容/電壓曲線80相反。第一與第二拐折點電壓90、94在一些具體實施例中彼此可在約0.5伏特內。
在第8圖所示的具體實施例中，第一與第二閘極40、44係以並聯方式電連接在一起。另外，第一與第二源極與汲極54、56、62、64係以並聯方式電連接在一起。第一與第二電容/電壓曲線80、84的相反方向導致組合電容/電壓曲線88更穩定，因為第一與第二電容器70、72其中(處於空乏區中之)一者的更低電容係加入第一與第二電容器70、72其中(處於反轉區之)另一者的更高電 容以產生組合電容/電壓曲線88。組合電容/電壓曲線88在第一及/或第二拐折點82、86之電壓附近因為第一與第二電容/電壓曲線80、84可能不如鏡射對立般完美對準而可能有某種程度的增大或減小。
第一及/或第二電容/電壓曲線80、84可依照各種方式來調整並且調協。在一例示性具體實施例中，第一及/或第二電容/電壓曲線80、84係藉由對第一及/或第二握把井24、32施加背板偏壓來調協。一接觸部76可與第一握把井24電連通，而另一接觸部76可與第二握把井32電連通，用以對第一及/或第二握把井24、32提供背板偏壓。背板偏壓可推移第一及/或第二拐折點82、86的位置，並且在一些實施例中，第一及/或第二拐折點82、86約0.2伏特的推移將會產生大約固定的組合電容/電壓曲線88，例如：比自約-3伏特至約+3伏特之電壓範圍變化小約5%的組合電容/電壓曲線88，如第10圖所示。背板偏壓可用於推移第一及/或第二拐折點82、86，使得第一與第二拐折點電壓90、94為大約相同的電壓，而且這可產生大約固定(變化比自約-3伏特至約+3伏特之電壓範圍小約5%)的組合電容/電壓曲線88。
在所述具體實施例中，如第8圖所示，第一電容器70為N電容器，而第二電容器72為P電容器。如此，第一與第二閘極40、44係以並聯方式電連接，而第一與第二源極與汲極54、56、62、64係以並聯方式電連接，如上所述。在一替代具體實施例中，第一與第二電容器 70、72皆為P電容器，如第11圖所示。在第12圖之又另一具體實施例中，第一與第二電容器70、72皆為N電容器。當第一與第二電容器70、72為相同類型的電容器(N或P)時，第一電容/電壓曲線80與第二電容/電壓曲線84大約相同。因此，為了在第二通道68處於空乏或反轉區其中一者時具有處於空乏或反轉區其中另一者的第一通道60，切換對第一與第二電容器70、72的電連接。第一閘極40、第二源極62及第二汲極64可以並聯方式電連接，而第二閘極44、第一源極54及第一汲極56係以並聯方式電連接。(一個電容器之閘極與另一電容器之源極/汲極)相反的連接類型使第一或第二電容器70、72其中一者的電容/電壓曲線相對於另一者反轉。如此，獲得反轉之第一與第二電壓/電容曲線80、84，如第9圖所示。
背板偏壓可藉由調協第一及/或第二拐折點82、86的位置來改善電容一致性，但第一與第二電容器70、72在一些具體實施例中可同時為N電容器或P電容器。第一及/或第二拐折點82、86可藉由修改第一與第二閘極40、44及/或第一與第二通道60、68之一或多者中傳導率判定雜質的濃度、或藉由其它技術來交替地調協。
電壓範圍寬的固定電容容許增加電路設計機會。如上所述的第一與第二電容器70、72在相鄰之傳導或半傳導層彼此間具有較薄的介電層，因此，第一與第二電容器70、72相對於具有較厚介電層將導板或半導板隔開的電容器具有高電容。這會減少積體電路之電壓穩定電容 器效應的佔位面積。
儘管前述實施方式中已介紹至少一項例示性具體實施例，應領會的是，大量變例仍然存在。亦應領會的是，例示性具體實施例僅為實施例，並且用意不在於以任何方式限制本申請案的範疇、適用性或組態。反而，前述詳細說明將會為所屬技術領域中具有通常知識者提供用於實施一或多項具體實施例的便利藍圖，所了解的是，可在一例示性具體實施例中所述元件的功能及配置方面進行各種變更而不脫離範疇，如隨附申請專利範圍中所提。

Claims (19)

  1. 一種積體電路，包含：基材，包含主動層，該主動層上覆於埋置型絕緣體層，該埋置型絕緣體層進而上覆於握把層，其中，該主動層包含第一主動井；第一源極，界定於該第一主動井內；第一汲極，界定於該第一主動井內；第一通道，界定於該第一主動井內介於該第一源極與該第一汲極之間；第一閘極介電質，直接上覆於該第一通道；第一閘極，直接上覆於該第一閘極介電質，其中，第一電容器包含該第一源極、該第一汲極、該第一通道、該第一閘極介電質、及該第一閘極；第一握把井，界定於該握把層中，其中，該第一握把井直接在該第一通道及該埋置型絕緣體層下方；以及其中，該第一電容器與第二電容器係以並聯方式電連接，以產生第一電容/電壓曲線以及第二電容/電壓曲線；其中，該第一電容/電壓曲線具有第一拐折點及第一電容，該第一電容係在大於第一拐折點電壓之第一外施電壓所測得，且該第一電容大於第一拐折點電容；以及其中，該第二電容/電壓曲線具有第二拐折點及第二電容，該第二電容係在大於第二拐折點電壓之第二外 施電壓所測得，且該第二電容小於第二拐折點電容。
  2. 如申請專利範圍第1項所述之積體電路，又包含：接觸部，與該第一握把井電連通。
  3. 如申請專利範圍第1項所述之積體電路，其中，該主動層更包含第二主動井，以及其中，該第二電容器包含：第二源極，界定於該第二主動井內；第二汲極，界定於該第二主動井內；第二通道，界定於該第二主動井內介於該第二源極與該第二汲極之間；第二閘極介電質，直接上覆於該第二通道；以及第二閘極，直接上覆於該第二閘極介電質。
  4. 如申請專利範圍第3項所述之積體電路，又包含：第二握把井，界定於該握把層中，其中，該握把層直接在該第二通道及該埋置型絕緣體層下方。
  5. 如申請專利範圍第3項所述之積體電路，其中，該第一電容器與該第二電容器之其中一者為N電容器，以及其中，該第一電容器與該第二電容器之其中另一者為P電容器。
  6. 一種積體電路，包含：第一電容器，其具有附第一拐折點之第一電容/電壓曲線，其中，該第一電容/電壓曲線在該第一拐折點具有第一拐折點電壓及第一拐折點電容，其中，第一電容係以大於該第一拐折點電壓之第一外施電壓所測得，以及其中，該第一電容大於該第一拐折點電容； 第二電容器，其具有附第二拐折點之第二電容/電壓曲線，其中，該第二電容/電壓曲線在該第二拐折點具有第二拐折點電壓及第二拐折點電容，其中，第二電容是在大於該第二拐折點電壓之第二外施電壓下所測得，以及其中，該第二電容小於該第二拐折點電容；以及電容器互連件，其以並聯方式電連接該第一電容器與該第二電容器以產生組合電容/電壓曲線。
  7. 如申請專利範圍第6項所述之積體電路，其中：該第一電容/電壓曲線在小於該第一拐折點電壓之電壓下具有小於該第一拐折點電容之電容；以及該第二電容/電壓曲線在小於該第二拐折點電壓之電壓下具有大於該第二拐折點電容之電容。
  8. 如申請專利範圍第6項所述之積體電路，其中，該第一電容器與該第二電容器之其中一者為N電容器，以及其中，該第一電容器與該第二電容器之其中另一者為P電容器。
  9. 如申請專利範圍第6項所述之積體電路，其中：該第一電容器包含第一源極、第一汲極、及第一閘極；以及該第二電容器包含第二源極、第二汲極、及第二閘極；以及其中，該電容器互連件與該第一閘極且與該第二源極電互連。
  10. 如申請專利範圍第9項所述之積體電路，其中：該第一電容器為N電容器；以及該第二電容器為N電容器。
  11. 如申請專利範圍第9項所述之積體電路，其中：該第一電容器為P電容器；以及該第二電容器為P電容器。
  12. 如申請專利範圍第6項所述之積體電路，又包含：基材，包含主動層，該主動層上覆於埋置型絕緣體層，該埋置型絕緣體層進而上覆於握把層，其中，該主動層包含第一主動井及第二主動井；其中，該第一電容器包含界定於該第一主動井內之第一源極、第一汲極、及第一通道，以及其中，該第一通道係安置於該第一源極與該第一汲極之間；以及其中，該第二電容器包含界定於該第二主動井內之第二源極、第二汲極、及第二通道，以及其中，該第二通道係安置於該第二源極與該第二汲極之間。
  13. 如申請專利範圍第12項所述之積體電路，又包含：淺溝槽隔離結構，伸透該主動層，其中，該淺溝槽隔離結構係布置於該第一主動井與該第二主動井之間。
  14. 如申請專利範圍第12項所述之積體電路，其更包含：第一握把井，界定於該握把層內，其中，該第一握把井直接在該第一通道下方。
  15. 一種製造積體電路之方法，包含：形成第一電容器，其附有具第一拐折點之第一電容 /電壓曲線，其中，該第一電容/電壓曲線在該第一拐折點包含第一拐折點電壓及第一拐折點電容，其中，第一電容在高於該第一拐折點電壓之第一外施電壓時大於該第一拐折點電容；形成第二電容器，其附有具第二拐折點之第二電容/電壓曲線，其中，該第二電容/電壓曲線在該第二拐折點包含第二拐折點電壓及第二拐折點電容，以及其中，第二電容在高於該第二拐折點電壓之第二外施電壓時小於該第二拐折點電容；以及以並聯方式電連接該第一電容器與該第二電容器以產生組合電容/電壓曲線。
  16. 如申請專利範圍第15項所述之方法，其中：形成該第一電容器包含在基材之主動層中形成該第一電容器，其中，該主動層上覆於埋置型絕緣體層，該埋置型絕緣體層進而上覆於握把層；以及其中形成該第二電容器包含在該主動層中形成該第二電容器；該方法更包含：在直接在該第一電容器下方之該握把層中形成第一握把井；以及在直接在該第二電容器下方之該握把層中形成第二握把井。
  17. 如申請專利範圍第16項所述之方法，又包含：對該第一握把井施加背板偏壓以推移該第一拐折點。
  18. 如申請專利範圍第17項所述之方法，又包含：推移該第二拐折點。
  19. 如申請專利範圍第15項所述之方法，又包含：推移該第一拐折點與該第二拐折點其中至少一者，使得該組合電容/電壓曲線之電容在自約-3伏特至約+3伏特之電壓範圍內改變不超過約10個百分比。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9646963B1 (en) * 2016-06-14 2017-05-09 Globalfoundries Singapore Pte. Ltd. Integrated circuits with capacitors and methods for producing the same
US10032771B2 (en) * 2016-06-14 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits with capacitors and methods for producing the same
US10211347B2 (en) 2017-06-23 2019-02-19 Qualcomm Incorporated Transcap device architecture with reduced control voltage and improved quality factor
US10283650B2 (en) 2017-07-26 2019-05-07 Qualcomm Incorporated Silicon on insulator (SOI) transcap integration providing front and back gate capacitance tuning
US10622492B2 (en) * 2018-01-15 2020-04-14 Qualcomm Incorporated Variable capacitor flat-band voltage engineering
US10535378B1 (en) 2018-07-19 2020-01-14 Micron Technology, Inc. Integrated assemblies which include non-conductive-semiconductor-material and conductive-semiconductor-material, and methods of forming integrated assemblies
US10438953B1 (en) * 2018-07-24 2019-10-08 Micron Technology, Inc. Integrated circuitry construction, a DRAM construction, and a method used in forming an integrated circuitry construction
EP3933419B1 (en) * 2020-07-01 2024-04-03 NXP USA, Inc. Screening method and apparatus for detecting deep trench isolation and soi defects
US20240068879A1 (en) * 2022-08-26 2024-02-29 Globalfoundries U.S. Inc. Built-in temperature sensors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060237726A1 (en) * 2005-04-25 2006-10-26 Renesas Technology Corp. Semiconductor device
US20160112011A1 (en) * 2014-03-19 2016-04-21 Stmicroelectronics International N.V. Integrated circuit capacitors for analog microcircuits

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2442440A1 (fr) 1978-11-24 1980-06-20 Sev Marchal Dispositif electronique recevant un signal d'allumage de moteur a combustion interne et fournissant un signal positionne par rapport au point mort haut
US5111355A (en) * 1990-09-13 1992-05-05 National Semiconductor Corp. High value tantalum oxide capacitor
GB9712051D0 (en) * 1997-06-10 1997-08-06 Bcf Designs Ltd Method and apparatus for testing frequency-dependent electrical circuits
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
CN101043057A (zh) * 2006-03-20 2007-09-26 联华电子股份有限公司 可变电容器
US20100266153A1 (en) * 2009-04-15 2010-10-21 Gobeli Garth W Electronically compensated micro-speakers and applications
US9646963B1 (en) * 2016-06-14 2017-05-09 Globalfoundries Singapore Pte. Ltd. Integrated circuits with capacitors and methods for producing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060237726A1 (en) * 2005-04-25 2006-10-26 Renesas Technology Corp. Semiconductor device
US20160112011A1 (en) * 2014-03-19 2016-04-21 Stmicroelectronics International N.V. Integrated circuit capacitors for analog microcircuits

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