JPS59103343A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59103343A JPS59103343A JP21313982A JP21313982A JPS59103343A JP S59103343 A JPS59103343 A JP S59103343A JP 21313982 A JP21313982 A JP 21313982A JP 21313982 A JP21313982 A JP 21313982A JP S59103343 A JPS59103343 A JP S59103343A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
ば
本発明の半導体装置の製造方法に係り、特に微細な厚い
電極パターンをり７トオフ法によって精度よく形成する
方法の改良に関するものである。
電極パターンをり７トオフ法によって精度よく形成する
方法の改良に関するものである。
（ｂ） 技術の背景
リフトオフ法はフォトリングラフィ技術によって半導体
基板上に開孔形成されたレジストパターンと同形の金属
膜パターンが容易に形成できることから、精度の高いパ
ターン形成法としてＩＣを始め超ＬＳＩやサブミクロン
寸法の半導体デバイスの製造には欠くことのできない技
術である。そして近年においては、二層レジスト膜によ
るり７トオ７方法によって微細寸法幅を有する厚い金属
層パターンを形成する方法が提案されている。
基板上に開孔形成されたレジストパターンと同形の金属
膜パターンが容易に形成できることから、精度の高いパ
ターン形成法としてＩＣを始め超ＬＳＩやサブミクロン
寸法の半導体デバイスの製造には欠くことのできない技
術である。そして近年においては、二層レジスト膜によ
るり７トオ７方法によって微細寸法幅を有する厚い金属
層パターンを形成する方法が提案されている。
（Ｃ） 従来技術と問題点
従来の上記二層レジスト膜によるリフトオフ法によって
半導体基板上に微細寸法１陥のＪ！７１−金属膜パター
ンを形成する方法としては、まず第１図に示すように厚
い金属膜パターンをル成すべき半導体基板ｌ上の全面に
、例えばネガタイプの第１のレジスト膜２を塗着し、該
レジスト膜２をブレベークした後、その上面に直接同タ
イプの第２のレジスト膜４を塗着すると、その塗着時に
第１のレジスト膜２が軟化して前記積層した全レジスト
膜の厚さが本来の厚さよりも５〜６割程度薄く形成され
ることから、前記第１のレジスト膜２上に、例えば被着
形成およびバターニングの容易なアルミニウム（Ａ［）
等からなる金属中間層３と前記第２のレジスト膜４を順
に被着形、成する。次いで上記のように二層構成のレジ
スト膜が配設された半導体基板１上に第２図に示すよう
に所定のパターン８ａを有するフォトマスク８を介して
紫外線ｈνにより露光を与え、第２のレジスト膜４をバ
ターニングして第３図に示すように開化パターン５を形
成する。引続いて前記開孔パターン５を設けた第２のレ
ジスト）良４をマスクにしてｉｊＪ記開孔開孔パターン
５出する金属中間層８および第１のレジスト膜２を順次
７オ） ＩＪソ工程によって選択的に除去する。その後
第４図に示すように開孔パターン５を有する第２のレジ
スト膜４上の全面に例えばアルミニウム（Ａｌｌ）等力
）らなる金属膜６を蒸着法によって仮着形成し、次いで
前記各レジスト膜２．４をレジスト剥離液によって溶解
除去することによって第５図に示すように厚い金属導電
層パターン７を形成している。
半導体基板上に微細寸法１陥のＪ！７１−金属膜パター
ンを形成する方法としては、まず第１図に示すように厚
い金属膜パターンをル成すべき半導体基板ｌ上の全面に
、例えばネガタイプの第１のレジスト膜２を塗着し、該
レジスト膜２をブレベークした後、その上面に直接同タ
イプの第２のレジスト膜４を塗着すると、その塗着時に
第１のレジスト膜２が軟化して前記積層した全レジスト
膜の厚さが本来の厚さよりも５〜６割程度薄く形成され
ることから、前記第１のレジスト膜２上に、例えば被着
形成およびバターニングの容易なアルミニウム（Ａ［）
等からなる金属中間層３と前記第２のレジスト膜４を順
に被着形、成する。次いで上記のように二層構成のレジ
スト膜が配設された半導体基板１上に第２図に示すよう
に所定のパターン８ａを有するフォトマスク８を介して
紫外線ｈνにより露光を与え、第２のレジスト膜４をバ
ターニングして第３図に示すように開化パターン５を形
成する。引続いて前記開孔パターン５を設けた第２のレ
ジスト）良４をマスクにしてｉｊＪ記開孔開孔パターン
５出する金属中間層８および第１のレジスト膜２を順次
７オ） ＩＪソ工程によって選択的に除去する。その後
第４図に示すように開孔パターン５を有する第２のレジ
スト膜４上の全面に例えばアルミニウム（Ａｌｌ）等力
）らなる金属膜６を蒸着法によって仮着形成し、次いで
前記各レジスト膜２．４をレジスト剥離液によって溶解
除去することによって第５図に示すように厚い金属導電
層パターン７を形成している。
ところが上記の如き従来のリフトオフ法によるｊγい金
属導電層パターンの形成方法にあっては、第２図に示す
ように半導体基板１上の第２のレジスト膜４に所定のパ
ターン８ａを有するフォトマスク８を介して紫外線を露
光し、バターニングを行う際に、露光した紫外線１１ν
が、第２のレジスト膜４内を透過してアルミニウム等か
らなる金属中間層３上にて反射し、その反射光が露光を
与えないレジスト領域にまでまわり込んで露光されるた
め、バターニングによって開孔したレジストパターン精
度が低下する不都合が生じ、結果的には、これに起因し
て半導体基板上に精度のよい所望とする微細寸法幅の厚
い金属４１Ｍ、層パターンを形成することができない欠
点があった。即ち、前記第２のレジスト膜４に、ネガタ
イプのレジスト膜を用いた場合には、バターニングによ
って形成された開孔パターンの幅寸法が所定のパターン
幅寸法よりも狭くなり、また同じくポジタイプのレジス
ト膜を用いた場合には、バターニングによって形成され
た開孔パターンの幅寸法が所定のパターン幅寸法よりも
広幅になる現象が生じる。
属導電層パターンの形成方法にあっては、第２図に示す
ように半導体基板１上の第２のレジスト膜４に所定のパ
ターン８ａを有するフォトマスク８を介して紫外線を露
光し、バターニングを行う際に、露光した紫外線１１ν
が、第２のレジスト膜４内を透過してアルミニウム等か
らなる金属中間層３上にて反射し、その反射光が露光を
与えないレジスト領域にまでまわり込んで露光されるた
め、バターニングによって開孔したレジストパターン精
度が低下する不都合が生じ、結果的には、これに起因し
て半導体基板上に精度のよい所望とする微細寸法幅の厚
い金属４１Ｍ、層パターンを形成することができない欠
点があった。即ち、前記第２のレジスト膜４に、ネガタ
イプのレジスト膜を用いた場合には、バターニングによ
って形成された開孔パターンの幅寸法が所定のパターン
幅寸法よりも狭くなり、また同じくポジタイプのレジス
ト膜を用いた場合には、バターニングによって形成され
た開孔パターンの幅寸法が所定のパターン幅寸法よりも
広幅になる現象が生じる。
（ｄ） 発明の目的
本発明は上記従来の欠点を排除するため、第１のレジス
ト膜と第２のレジスト膜との間に介在する今月中１１４
表面の光の反射率を低下させて半導体基板上に精度よく
開孔レジストパターンを形成し、該開孔レジストパター
ンを用いたりリフトオフ法によって微細幅の所望とする
厚い金属導電膜パターンを精度よく形成することができ
る半導体装置の製造方法を提供することを目的とするも
のである。
ト膜と第２のレジスト膜との間に介在する今月中１１４
表面の光の反射率を低下させて半導体基板上に精度よく
開孔レジストパターンを形成し、該開孔レジストパター
ンを用いたりリフトオフ法によって微細幅の所望とする
厚い金属導電膜パターンを精度よく形成することができ
る半導体装置の製造方法を提供することを目的とするも
のである。
（ｅ） 発明の構成
そしてこの目的は本発明によれば、半導体基板上に第１
のレジスト膜と金属中間層および第２のレジスト膜を順
に仮着形成した後、これらの多層Ｍｌバターニングし、
次いでこのバターニングした多層レジスト膜上から金属
導電層を被着し、しかる後前記各レジスト膜を溶解除去
して前記基板上に所定パターンで残存した金属導電層パ
ターンを形成する方法において、前記第２のレジスト膜
を被着するに先たち、前記金属中間層の上面に低反射膜
を被着形成するようにしたことを特徴とする半導体装置
の製造方法を提供することによって達成される。
のレジスト膜と金属中間層および第２のレジスト膜を順
に仮着形成した後、これらの多層Ｍｌバターニングし、
次いでこのバターニングした多層レジスト膜上から金属
導電層を被着し、しかる後前記各レジスト膜を溶解除去
して前記基板上に所定パターンで残存した金属導電層パ
ターンを形成する方法において、前記第２のレジスト膜
を被着するに先たち、前記金属中間層の上面に低反射膜
を被着形成するようにしたことを特徴とする半導体装置
の製造方法を提供することによって達成される。
（ｆ） 発明の実線例
以下図面を用いて本発明に係る製造方法の実１頓例につ
いて詳細に説明する。
いて詳細に説明する。
第６図乃至第８図は本発明に係る半導体装置の製造方法
の一実施例を工程順に示す要部断面図である。なお以下
各図において第１図乃至第４図と同等部分には同一符号
を付した。まず第６図に示すように微細にして厚い金属
導電層パターンを形成すべき半導体基板１上に、ネガタ
イプあるいはポジタイプの第１のレジスト膜２を塗着し
、乾燥硬化後その上面に例えはｆ着形成およびバターニ
ングの容易なアルミニウム（Ａ４）からなる金属中間層
３を真空蒸着法によって所定の厚さに被着形成し、引続
いてその金属中間層３上に例えば真空度を所定に悪くし
た状態でＡＩ金金属蒸着することによりＡｌ酸化物（こ
の場合完全なＡｌ酸化物に限らず低級酸化物であっても
よい）からなる低反射膜２１を薄く仮着形成する。次い
で該反射膜２１土に例えばネガタイプの第２のレジスト
膜４を塗着形成する。次いで第７図に示すように所定の
マスクパターン８ａを有するフォトマスク８を介して前
記第２のレジスト膜４上に紫外ｍｈνを照射露光してパ
ターニングする。この時照射した露光用の紫外線ｈνが
第２のレジスト膜４内を透過して低反射膜２１に投射さ
れるが、従来のＡＪ金属膜に比べて反射率が極度に小さ
いＡ／酸化農カ・らなる低反射膜２１での前記紫外線の
反射が低減され、該反射による光が露光を与えないレジ
スト領域にまわり込むことが防止され、精度のよい開孔
レジストパターンを形成することが可能となる。よって
該開孔レジストパターンをマスクにして、前記開孔レジ
ストパターン内に露出する低反射膜η、金属中間層３お
よび第１のレジスト膜２を順次７オトリソエ程によって
選択的にエツチングまたは溶解除去することによって第
８図に示すように前記第２のレジスト膜４に設けられた
開孔レジストハターンを継承して形成された８４１ＪＪ
のよい開孔パターン５が得られる。以後該開孔パターン
５を仔する第２のレジスト膜４上に従来辿り例えばアル
ミニウム（ＡＡ’）、金（Ａｕ ）等からなる金属膜を
蒸着法等によって所定の厚さに仮着形成し、次いで前記
各レジスト膜２，４をレジスト剥離液によって溶解除去
することにより所望とする微細寸法幅を有する厚い金属
導電層パターンを精度よく形成することが可能となる。
の一実施例を工程順に示す要部断面図である。なお以下
各図において第１図乃至第４図と同等部分には同一符号
を付した。まず第６図に示すように微細にして厚い金属
導電層パターンを形成すべき半導体基板１上に、ネガタ
イプあるいはポジタイプの第１のレジスト膜２を塗着し
、乾燥硬化後その上面に例えはｆ着形成およびバターニ
ングの容易なアルミニウム（Ａ４）からなる金属中間層
３を真空蒸着法によって所定の厚さに被着形成し、引続
いてその金属中間層３上に例えば真空度を所定に悪くし
た状態でＡＩ金金属蒸着することによりＡｌ酸化物（こ
の場合完全なＡｌ酸化物に限らず低級酸化物であっても
よい）からなる低反射膜２１を薄く仮着形成する。次い
で該反射膜２１土に例えばネガタイプの第２のレジスト
膜４を塗着形成する。次いで第７図に示すように所定の
マスクパターン８ａを有するフォトマスク８を介して前
記第２のレジスト膜４上に紫外ｍｈνを照射露光してパ
ターニングする。この時照射した露光用の紫外線ｈνが
第２のレジスト膜４内を透過して低反射膜２１に投射さ
れるが、従来のＡＪ金属膜に比べて反射率が極度に小さ
いＡ／酸化農カ・らなる低反射膜２１での前記紫外線の
反射が低減され、該反射による光が露光を与えないレジ
スト領域にまわり込むことが防止され、精度のよい開孔
レジストパターンを形成することが可能となる。よって
該開孔レジストパターンをマスクにして、前記開孔レジ
ストパターン内に露出する低反射膜η、金属中間層３お
よび第１のレジスト膜２を順次７オトリソエ程によって
選択的にエツチングまたは溶解除去することによって第
８図に示すように前記第２のレジスト膜４に設けられた
開孔レジストハターンを継承して形成された８４１ＪＪ
のよい開孔パターン５が得られる。以後該開孔パターン
５を仔する第２のレジスト膜４上に従来辿り例えばアル
ミニウム（ＡＡ’）、金（Ａｕ ）等からなる金属膜を
蒸着法等によって所定の厚さに仮着形成し、次いで前記
各レジスト膜２，４をレジスト剥離液によって溶解除去
することにより所望とする微細寸法幅を有する厚い金属
導電層パターンを精度よく形成することが可能となる。
なお上記した実施例では各レジスト膜に、ネガタイプの
レジス）％を用いた場合の例にいって説明したが、これ
に限定されるものではなく、ポジタイプのレジスト膜を
用いて微細寸法１燗を有する厚い金属導電層パターンを
形成する場合にも適用可能なことは云うまでもない。
レジス）％を用いた場合の例にいって説明したが、これ
に限定されるものではなく、ポジタイプのレジスト膜を
用いて微細寸法１燗を有する厚い金属導電層パターンを
形成する場合にも適用可能なことは云うまでもない。
（ｇ） 発明の効果
以上の説明から明ら〃）なように不発明に係る半導体装
１行の製造方法によれば、半導体基板上に第１のレジス
ト膜と第２レジスト膜との間に酸化膜力・らなる低反射
膜で表面を覆った金属中間層を介在した２Ｎレジスト１
１を配設することによって精度のよい開孔レジストパタ
ーンを得ることがＩＪＩ能となり、該開孔レジストパタ
ーンによるリフトオフ法によってｌＩＪ記半導体基板上
に所望とする微細寸法幅を有する厚い金属導電層パター
ン（電極配線パターン）を精度よく形成することができ
る利点を有する。よって各種半導体装置における＠細寸
法幅の厚い電極配線パターンの形成に本、狛明の方法を
適用して極めて有利である。
１行の製造方法によれば、半導体基板上に第１のレジス
ト膜と第２レジスト膜との間に酸化膜力・らなる低反射
膜で表面を覆った金属中間層を介在した２Ｎレジスト１
１を配設することによって精度のよい開孔レジストパタ
ーンを得ることがＩＪＩ能となり、該開孔レジストパタ
ーンによるリフトオフ法によってｌＩＪ記半導体基板上
に所望とする微細寸法幅を有する厚い金属導電層パター
ン（電極配線パターン）を精度よく形成することができ
る利点を有する。よって各種半導体装置における＠細寸
法幅の厚い電極配線パターンの形成に本、狛明の方法を
適用して極めて有利である。
第１図乃至第５図は従来の半導体装置の製造方法を工程
７１１口に説明する要部断面図、第６図乃至第８図は本
発明に係る半導体装置の製造方法の一実！ｊｖＪ例を工
程順に示す要部断面図である。 図面において、■は半導体基板、２は第ｌのレジスト膜
、３は金属中間層、４は第２のレジスト膜、５は開孔パ
ターン、８はフォトマスク、８ａはマスクパターン、２
１は低反射膜を示す。 第１図 第 ２ 図 ｈυ 第３図 箇 ４閃 第５図 第６図 第７図 第８図
７１１口に説明する要部断面図、第６図乃至第８図は本
発明に係る半導体装置の製造方法の一実！ｊｖＪ例を工
程順に示す要部断面図である。 図面において、■は半導体基板、２は第ｌのレジスト膜
、３は金属中間層、４は第２のレジスト膜、５は開孔パ
ターン、８はフォトマスク、８ａはマスクパターン、２
１は低反射膜を示す。 第１図 第 ２ 図 ｈυ 第３図 箇 ４閃 第５図 第６図 第７図 第８図
Claims (1)
- 半導体基板上に第１のレジスト膜と金属中間層および第
２のレジスト膜を順に被着形成した後、これらの多層膜
をパターニングし、次いでこのパターニングした多層レ
ジスト膜上から金属導電層を被着し、しかる後前記各レ
ジスト膜を溶解除去して前記基板上に所定パターンで残
存した金属導電層パターンを形成する方法において、前
記第２のレジスト膜を仮着するに先たち、前記金属中間
層の上面に低反射膜を仮着形成するようにしたことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21313982A JPS59103343A (ja) | 1982-12-03 | 1982-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21313982A JPS59103343A (ja) | 1982-12-03 | 1982-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103343A true JPS59103343A (ja) | 1984-06-14 |
Family
ID=16634215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21313982A Pending JPS59103343A (ja) | 1982-12-03 | 1982-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693548A (en) * | 1994-12-19 | 1997-12-02 | Electronics And Telecommunications Research Institute | Method for making T-gate of field effect transistor |
-
1982
- 1982-12-03 JP JP21313982A patent/JPS59103343A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693548A (en) * | 1994-12-19 | 1997-12-02 | Electronics And Telecommunications Research Institute | Method for making T-gate of field effect transistor |
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