JPS647492B2 - - Google Patents
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- JPS647492B2 JPS647492B2 JP6018179A JP6018179A JPS647492B2 JP S647492 B2 JPS647492 B2 JP S647492B2 JP 6018179 A JP6018179 A JP 6018179A JP 6018179 A JP6018179 A JP 6018179A JP S647492 B2 JPS647492 B2 JP S647492B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法とくに半導体装
置上の素子パターンを形成する実用的方法に関す
るものであり、比較的簡単な工程によつて半導体
基板表面に凹凸があつてもパターン形成を精度よ
く確実に行なうことを目的とする。
置上の素子パターンを形成する実用的方法に関す
るものであり、比較的簡単な工程によつて半導体
基板表面に凹凸があつてもパターン形成を精度よ
く確実に行なうことを目的とする。
半導体集積回路装置上に形成される素子パター
ンの寸法は、素子の高密度化、高性能化のために
増々縮少する必要が生じており、具体的には最小
寸法3μｍ〜2μｍのパターン形成を確実に行なう
ことが必要とされている。しかしながら従来から
のフオトリソ工程においては、上記の様な微細寸
法パターン、特にレジストパターンを満足に形成
することには問題があつた。第１図は従来の方法
にて、微細寸法のレジストパターンを形成する場
合に生じる不良の例を示す断面図である。
ンの寸法は、素子の高密度化、高性能化のために
増々縮少する必要が生じており、具体的には最小
寸法3μｍ〜2μｍのパターン形成を確実に行なう
ことが必要とされている。しかしながら従来から
のフオトリソ工程においては、上記の様な微細寸
法パターン、特にレジストパターンを満足に形成
することには問題があつた。第１図は従来の方法
にて、微細寸法のレジストパターンを形成する場
合に生じる不良の例を示す断面図である。
第１図は、凹凸部を含む半導体集積回路装置で
あつて、レジスト膜を用いてコンタクト開口部を
形成する状態図を示す。同図で１は一導電型を有
する半導体基板、２は１と反対導電型を有する拡
散層、３，５はCVDSiO2膜、４はpoly Si配線、
６はレジスト膜である。以上の様な凹凸のある半
導体装置の厚いSiO2膜５の上に、SiO2５の微細
なコンタクト窓の形成に際して例えばネガレジス
ト６を形成し、レジストパターンを形成すると
き、poly Si４の凸部に位置するコンタクト窓パ
ターン７は開口が可能であるが、凹部８に位置す
るコンタクト窓パターン７′は、完全に開口でき
ず、レジスト残留するかあるいは開口できても非
常に小さい孔となり易い。これはレジストを露光
する際、露光マスクとレジスト膜に空間があつて
光が回折したり、CVDSiO2膜段差部で光が乱反
射したりする為である。
あつて、レジスト膜を用いてコンタクト開口部を
形成する状態図を示す。同図で１は一導電型を有
する半導体基板、２は１と反対導電型を有する拡
散層、３，５はCVDSiO2膜、４はpoly Si配線、
６はレジスト膜である。以上の様な凹凸のある半
導体装置の厚いSiO2膜５の上に、SiO2５の微細
なコンタクト窓の形成に際して例えばネガレジス
ト６を形成し、レジストパターンを形成すると
き、poly Si４の凸部に位置するコンタクト窓パ
ターン７は開口が可能であるが、凹部８に位置す
るコンタクト窓パターン７′は、完全に開口でき
ず、レジスト残留するかあるいは開口できても非
常に小さい孔となり易い。これはレジストを露光
する際、露光マスクとレジスト膜に空間があつて
光が回折したり、CVDSiO2膜段差部で光が乱反
射したりする為である。
こうした残留レジストを除去するためには、
O2プラズマエツチによつて残留レジストを除々
にエツチして、パターンを整形してゆくことが従
来可能である。しかし、この工程を遂行するため
には、時間がかかり、しかも整形されて完成した
コンタクト窓パターンは、なお７が７′より大き
くなつており、不満足なことが多いという欠点が
ある。解像度のよいポジレジストを用いてもやは
り７，７′の寸法に差が生じ、また両方同時にパ
ターン形成できる露光、現像条件を用いるとマス
ク寸法よりかなり大きいコンタクト窓となり易
い。これは、凹部を含む半導体表面にレジストを
塗布すると、レジストの流動性によつて、凹部に
レジスト液が留まる結果、レジスト膜厚が他の部
分よりも厚くなるのでレジストの解像度が低下す
ることが主原因と考えられている。反対に凸部で
はレジスト膜厚が薄くなるので上記の様な不良は
起こりにくいが、コンタクト窓の場合所定寸法よ
り大きく形成されてしまう。以上のようにレジス
トパターン寸法の変動は基板凹凸によつてレジス
ト膜厚にムラができることが原因であると考えら
れる。
O2プラズマエツチによつて残留レジストを除々
にエツチして、パターンを整形してゆくことが従
来可能である。しかし、この工程を遂行するため
には、時間がかかり、しかも整形されて完成した
コンタクト窓パターンは、なお７が７′より大き
くなつており、不満足なことが多いという欠点が
ある。解像度のよいポジレジストを用いてもやは
り７，７′の寸法に差が生じ、また両方同時にパ
ターン形成できる露光、現像条件を用いるとマス
ク寸法よりかなり大きいコンタクト窓となり易
い。これは、凹部を含む半導体表面にレジストを
塗布すると、レジストの流動性によつて、凹部に
レジスト液が留まる結果、レジスト膜厚が他の部
分よりも厚くなるのでレジストの解像度が低下す
ることが主原因と考えられている。反対に凸部で
はレジスト膜厚が薄くなるので上記の様な不良は
起こりにくいが、コンタクト窓の場合所定寸法よ
り大きく形成されてしまう。以上のようにレジス
トパターン寸法の変動は基板凹凸によつてレジス
ト膜厚にムラができることが原因であると考えら
れる。
従つて、従来のフオトリソ工程によつて、微細
なレジストパターンを半導体の凹部凸部に同時に
しかも精度よく確実に形成することにはかなりの
困難をともなうものである。
なレジストパターンを半導体の凹部凸部に同時に
しかも精度よく確実に形成することにはかなりの
困難をともなうものである。
本発明は以上従来の方法の有する欠点を除去す
るものであり、以下本発明によるレジストパター
ンを用いた半導体集積回路におけるコンタクトパ
ターンの形成方法を第２図とともに説明する。
るものであり、以下本発明によるレジストパター
ンを用いた半導体集積回路におけるコンタクトパ
ターンの形成方法を第２図とともに説明する。
第２図は第１図のものと同一構造を有する半導
体装置の断面図であつて、本発明による方法を用
いて、コンタクト窓パターンを形成する工程を示
している。
体装置の断面図であつて、本発明による方法を用
いて、コンタクト窓パターンを形成する工程を示
している。
第２図ａにおいて、９は一導電型を有する半導
体シリコン基板、１０は９と反対導電型を有する
拡散層、１１は膜厚5000Åの厚いSiO2膜、１２
は膜１１上に形成された膜厚3000Åのpoly Si膜
電極、１３は3000ÅのCVDSiO2膜、１４は膜１
１の一部に開口されて設けられた凹部である。す
なわち第２図ａの状態でpolySi電極１２は凸部と
なり、１４と１１で凹凸形成となつている。
体シリコン基板、１０は９と反対導電型を有する
拡散層、１１は膜厚5000Åの厚いSiO2膜、１２
は膜１１上に形成された膜厚3000Åのpoly Si膜
電極、１３は3000ÅのCVDSiO2膜、１４は膜１
１の一部に開口されて設けられた凹部である。す
なわち第２図ａの状態でpolySi電極１２は凸部と
なり、１４と１１で凹凸形成となつている。
まずCVDSiO2膜１３全面にわたつて流動性の
あるレジスト、又はレジストと同等又はそれより
低い粘性をもつ樹脂１５（例えば粘性率は60cp
程度あれば充分である）を厚さ約1.5μｍに塗布す
る。塗布後膜１５は、自らの流動性により凹部１
４に溜る傾向をもつので膜１５の表面は膜１３の
表面と比較して、かなりなめらかで段差の少ない
表面となる（工程ｂ）。次に１５を熱処理して固
化させた後、被膜としてプラズマSi3N4膜１６を
500Å膜１５上に被着し、さらにプラズマSi3N4
膜１６上にレジスト膜１７を塗布する（工程ｃ）。
あるレジスト、又はレジストと同等又はそれより
低い粘性をもつ樹脂１５（例えば粘性率は60cp
程度あれば充分である）を厚さ約1.5μｍに塗布す
る。塗布後膜１５は、自らの流動性により凹部１
４に溜る傾向をもつので膜１５の表面は膜１３の
表面と比較して、かなりなめらかで段差の少ない
表面となる（工程ｂ）。次に１５を熱処理して固
化させた後、被膜としてプラズマSi3N4膜１６を
500Å膜１５上に被着し、さらにプラズマSi3N4
膜１６上にレジスト膜１７を塗布する（工程ｃ）。
第２回目塗布のレジスト膜１７を露光、現像
し、電極１２上および凹部１４上にコンタクト窓
パターン１８，１８′を形成する。ここでレジス
トまたは樹脂膜１５、プラズマSi3N4膜１６、レ
ジスト膜１７はいずれも光を透過させ易い膜であ
るから、SiO2膜１１の開口部やpolySi膜１２の
パターンを明瞭に見ることができ、コンタクト窓
パターンのフオトマスクアライメントは何ら困難
もなく実行できるのである。また、プラズマ
Si3N4膜１６の表面は、膜１５の表面同様、膜１
３の表面と比較してなめらかであり、段差が極め
て小さくなつているのでレジスト膜１７の膜厚ム
ラがなくなつていること、膜１５の膜厚が厚いた
めに凹部１４の段差による乱反射光も少し膜１５
で吸収され弱められていることによつて、レジス
ト１７のコンタクト窓パターンを、あらゆる個所
で、ほぼ一様な寸法につくることができる。次に
前記のレジストパターンをマスクとしてプラズマ
Si3N4膜１６をCF4等のプラズマエツチングを用
いて除去し、さらに膜１６をマスクとし、膜１５
をO2プラズマエツチO2スパツタエツチ又はイオ
ンビームエツチ等の手段で選択除去するのであ
る。特にO2スパツタエツチ又はイオンビームエ
ツチではサイドエツチが少なく膜１６のパターン
にほぼ忠実なパターンが得られる（工程ｄ）。プ
ラズマSi3N4膜１６は、レジスト１７現像時には
現像液が膜１５と直接接触し、膜１５が変質する
のを防止する役目をしている。またプラズマ
Si3N4膜１６は膜１５を選択除去する際には、エ
ツチング用マスクとして必要である。膜１６がな
い場合、膜１７は膜１５の選択除去の際、エツチ
ングマスクとならないためである。
し、電極１２上および凹部１４上にコンタクト窓
パターン１８，１８′を形成する。ここでレジス
トまたは樹脂膜１５、プラズマSi3N4膜１６、レ
ジスト膜１７はいずれも光を透過させ易い膜であ
るから、SiO2膜１１の開口部やpolySi膜１２の
パターンを明瞭に見ることができ、コンタクト窓
パターンのフオトマスクアライメントは何ら困難
もなく実行できるのである。また、プラズマ
Si3N4膜１６の表面は、膜１５の表面同様、膜１
３の表面と比較してなめらかであり、段差が極め
て小さくなつているのでレジスト膜１７の膜厚ム
ラがなくなつていること、膜１５の膜厚が厚いた
めに凹部１４の段差による乱反射光も少し膜１５
で吸収され弱められていることによつて、レジス
ト１７のコンタクト窓パターンを、あらゆる個所
で、ほぼ一様な寸法につくることができる。次に
前記のレジストパターンをマスクとしてプラズマ
Si3N4膜１６をCF4等のプラズマエツチングを用
いて除去し、さらに膜１６をマスクとし、膜１５
をO2プラズマエツチO2スパツタエツチ又はイオ
ンビームエツチ等の手段で選択除去するのであ
る。特にO2スパツタエツチ又はイオンビームエ
ツチではサイドエツチが少なく膜１６のパターン
にほぼ忠実なパターンが得られる（工程ｄ）。プ
ラズマSi3N4膜１６は、レジスト１７現像時には
現像液が膜１５と直接接触し、膜１５が変質する
のを防止する役目をしている。またプラズマ
Si3N4膜１６は膜１５を選択除去する際には、エ
ツチング用マスクとして必要である。膜１６がな
い場合、膜１７は膜１５の選択除去の際、エツチ
ングマスクとならないためである。
最後に膜１５をマスクとし、CVDSiO2膜１３
を選択除去し（工程ｅ）、膜１５，１６，１７を
除去すればコンタクト窓１９，１９′ができる
（工程ｆ）。なお膜１６としては現像液におかされ
にくく、フオトマスクアライメントが可能な光学
的低反射率、高透過率をもち、フオトマスクアラ
イメント可能で、膜１５のエツチングにたえるも
のであればよく、例えばCVDSiO2等も使用可能
である。
を選択除去し（工程ｅ）、膜１５，１６，１７を
除去すればコンタクト窓１９，１９′ができる
（工程ｆ）。なお膜１６としては現像液におかされ
にくく、フオトマスクアライメントが可能な光学
的低反射率、高透過率をもち、フオトマスクアラ
イメント可能で、膜１５のエツチングにたえるも
のであればよく、例えばCVDSiO2等も使用可能
である。
第２図に示した実施例においては、レジスト又
は流動性のある樹脂１５を１回塗布して膜１３表
面の段差を減少させる工程を示したが、さらに第
２の流動性樹脂膜を膜１５上に塗布することによ
りさらになめらかで段差の少ない表面をつくるこ
とができる。この操作をくり返せば、最初の膜１
３の凹凸を完全な平面に近づけることができるた
め、増々レジストパターン形成を容易とすること
ができる。
は流動性のある樹脂１５を１回塗布して膜１３表
面の段差を減少させる工程を示したが、さらに第
２の流動性樹脂膜を膜１５上に塗布することによ
りさらになめらかで段差の少ない表面をつくるこ
とができる。この操作をくり返せば、最初の膜１
３の凹凸を完全な平面に近づけることができるた
め、増々レジストパターン形成を容易とすること
ができる。
以上の様に、本発明によるパターン形成法で
は、下地半導体基体の凹凸を流動性樹脂膜を塗布
することによつて著しく軽減させるため、上記樹
脂膜上のレジストパターン形成はネガレジスト、
ポジレジストいずれを用いても容易で確実なもの
となる。さらに、下地半導体基板の凹部凸部によ
るレジストパターン寸法の差もほぼなくすことが
でき、さらに樹脂膜はサイドエツチの少いスパツ
タエツチング又はイオンビームエツチングで所定
パターンに加工できるため、樹脂膜をマスクとし
て形成された半導体基板上の最終パターン寸法の
差も少ない。さらに樹脂膜、Si3N4やSiO2、フオ
トレジスト等のパターン形成用の膜はすべて光を
透過させるのでマスクアライメントに全く問題が
なく、本発明の構成は非常に実用的である。また
第２図の膜１７にネガレジストが使用できるの
で、コンタクト窓のレジストパターン寸法はマス
ク寸法より大きくなく、従つて膜１３に開口され
たコンタクト窓寸法がマスク寸法より著しく大き
くなるのを防止できるという特長もある。なお、
実施例ではコンタクト窓パターン形成について述
べたが、本発明はこの他配線、電極等一般の半導
体装置のパターンにも適用でき、その効果を発揮
するものである。
は、下地半導体基体の凹凸を流動性樹脂膜を塗布
することによつて著しく軽減させるため、上記樹
脂膜上のレジストパターン形成はネガレジスト、
ポジレジストいずれを用いても容易で確実なもの
となる。さらに、下地半導体基板の凹部凸部によ
るレジストパターン寸法の差もほぼなくすことが
でき、さらに樹脂膜はサイドエツチの少いスパツ
タエツチング又はイオンビームエツチングで所定
パターンに加工できるため、樹脂膜をマスクとし
て形成された半導体基板上の最終パターン寸法の
差も少ない。さらに樹脂膜、Si3N4やSiO2、フオ
トレジスト等のパターン形成用の膜はすべて光を
透過させるのでマスクアライメントに全く問題が
なく、本発明の構成は非常に実用的である。また
第２図の膜１７にネガレジストが使用できるの
で、コンタクト窓のレジストパターン寸法はマス
ク寸法より大きくなく、従つて膜１３に開口され
たコンタクト窓寸法がマスク寸法より著しく大き
くなるのを防止できるという特長もある。なお、
実施例ではコンタクト窓パターン形成について述
べたが、本発明はこの他配線、電極等一般の半導
体装置のパターンにも適用でき、その効果を発揮
するものである。
第１図は従来のフオトリソ技術によりレジスト
パターンを形成した場合の不都合を説明するため
の半導体基板断面図、第２図ａ〜ｆは本発明によ
る半導体装置のパターン形成法の一実施例を示す
工程断面図である。 ９……シリコン基板、１０……拡散層、１１…
…厚いSiO2膜、１２……polySi電極、１３……
CVDSiO2膜、１４……SiO2膜１１を開口した凹
部、１５……流動性樹脂膜、１６……プラズマ
Si3N4膜、１７……レジスト、１８，１８′……
コンタクト窓パターン。
パターンを形成した場合の不都合を説明するため
の半導体基板断面図、第２図ａ〜ｆは本発明によ
る半導体装置のパターン形成法の一実施例を示す
工程断面図である。 ９……シリコン基板、１０……拡散層、１１…
…厚いSiO2膜、１２……polySi電極、１３……
CVDSiO2膜、１４……SiO2膜１１を開口した凹
部、１５……流動性樹脂膜、１６……プラズマ
Si3N4膜、１７……レジスト、１８，１８′……
コンタクト窓パターン。
Claims (1)
- 【特許請求の範囲】 １ 凹凸を有する半導体基体表面上に流動性樹脂
を塗布する工程と、前記樹脂膜上にシリコン酸化
膜又はシリコン窒化膜を被着する工程と、前記膜
上にフオトレジストを塗布し、所定のフオトレジ
ストパターンを形成する工程と、前記フオトレジ
ストパターンをマスクとし、前記膜を選択的に除
去し、前記膜をマスクとして前記樹脂を選択的に
除去する工程と、前記樹脂をマスクとして前記半
導体基体上に選択的にエツチング処理を施す工程
とを含むことを特徴とする半導体装置の製造方
法。 ２ 流動性樹脂を塗布する工程を複数回用いるこ
とを特徴とする特許請求の範囲第１項に記載の半
導体装置の製造方法。 ３ 流動性樹脂の選択的除去にO2活性プラズマ
またはイオンビームエツチング法を用いることを
特徴とする特許請求の範囲第１項に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018179A JPS55151338A (en) | 1979-05-16 | 1979-05-16 | Fabricating method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018179A JPS55151338A (en) | 1979-05-16 | 1979-05-16 | Fabricating method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55151338A JPS55151338A (en) | 1980-11-25 |
| JPS647492B2 true JPS647492B2 (ja) | 1989-02-09 |
Family
ID=13134724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6018179A Granted JPS55151338A (en) | 1979-05-16 | 1979-05-16 | Fabricating method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55151338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023039270A2 (en) | 2021-09-13 | 2023-03-16 | Danisco Us Inc. | Bioactive-containing granules |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583232A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | パタ−ン形成方法 |
| DE3275447D1 (en) * | 1982-07-03 | 1987-03-19 | Ibm Deutschland | Process for the formation of grooves having essentially vertical lateral silicium walls by reactive ion etching |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851412B2 (ja) * | 1975-03-19 | 1983-11-16 | 株式会社日立製作所 | 半導体装置の微細加工方法 |
-
1979
- 1979-05-16 JP JP6018179A patent/JPS55151338A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023039270A2 (en) | 2021-09-13 | 2023-03-16 | Danisco Us Inc. | Bioactive-containing granules |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55151338A (en) | 1980-11-25 |
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