JPS59101098A - 記憶装置における記憶情報の喪失防止装置 - Google Patents
記憶装置における記憶情報の喪失防止装置Info
- Publication number
- JPS59101098A JPS59101098A JP57209557A JP20955782A JPS59101098A JP S59101098 A JPS59101098 A JP S59101098A JP 57209557 A JP57209557 A JP 57209557A JP 20955782 A JP20955782 A JP 20955782A JP S59101098 A JPS59101098 A JP S59101098A
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- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は、記憶装置゛：、特に０ＭＯ８記憶素子を用い
た外部記憶装置における記憶情報の喪失會防正する装置
に関する。
た外部記憶装置における記憶情報の喪失會防正する装置
に関する。
各種情報処理装置においてはデータファイル装置として
外部記憶装置が用いられており、外部記憶装置と【ては
磁気テープ装置や磁気ディスク装Ｍ：等が一般的である
。しか【６、小型の情報処理装置にかかる磁気テープ装
置や磁気ディスク装置音用いたのでは小型である特徴音
生かし切れない。
外部記憶装置が用いられており、外部記憶装置と【ては
磁気テープ装置や磁気ディスク装Ｍ：等が一般的である
。しか【６、小型の情報処理装置にかかる磁気テープ装
置や磁気ディスク装置音用いたのでは小型である特徴音
生かし切れない。
そこで最近では、構成が簡単で、かつ、小を化しうる外
部記憶装置と（、て、ＣＭＯ日記憶素子金用い、不揮発
性を確保するためにバックアップ′は源としての電池を
内蔵して構成されたものが開発されている。かかる半導
体外部記憶装置の例を第１図に示す。
部記憶装置と（、て、ＣＭＯ日記憶素子金用い、不揮発
性を確保するためにバックアップ′は源としての電池を
内蔵して構成されたものが開発されている。かかる半導
体外部記憶装置の例を第１図に示す。
第１図に示すように、ケーシング１内にはＣＭＯＳ半尋
体半導体ップ２と、若干の周辺回路３と、バックアップ
電池４とが一括し７てＩくツケージングされ、接続コネ
クタ５により本体への着脱が可能となっている。ＣＭＯ
Ｓ記憶素子２１ｄ、番地入力端子Ａｄ（１、データの入
出力端子Ｄａｔａ ｉｎ 、 Ｄａｔａｏｕｔ 、書込
／読出し７切替端子Ｒ／ Ｗ 、素子選択信号入力端子
ＯＲ，電源受給端子ＶＤＤ全備えている。周辺回路３は
、本体からのアトレア信号金デコードするデコーダと、
デコーダ６の出力電位を高電位に保持するだめのプルア
ップ抵抗７と、電源切換用ダイオード８．９全備えてい
る。
体半導体ップ２と、若干の周辺回路３と、バックアップ
電池４とが一括し７てＩくツケージングされ、接続コネ
クタ５により本体への着脱が可能となっている。ＣＭＯ
Ｓ記憶素子２１ｄ、番地入力端子Ａｄ（１、データの入
出力端子Ｄａｔａ ｉｎ 、 Ｄａｔａｏｕｔ 、書込
／読出し７切替端子Ｒ／ Ｗ 、素子選択信号入力端子
ＯＲ，電源受給端子ＶＤＤ全備えている。周辺回路３は
、本体からのアトレア信号金デコードするデコーダと、
デコーダ６の出力電位を高電位に保持するだめのプルア
ップ抵抗７と、電源切換用ダイオード８．９全備えてい
る。
以上の半導体外部記憶装置においては、本体装着時に書
込１れた情報が本体から取外した後でも゛揮発しないよ
うバックアップ電源により各記憶素子に電源を供給する
とともに、取外１．た後に何らかの原因によって無意林
に選択動作が行われ彦いように素子選択信号入力端子Ｏ
Ｋにプルアップ抵抗７ｉ介（、て電池４からの電圧（論
理″Ｈ”に相当する）′ｆｆ：常時印加するようになっ
ている。なお、記憶素子２は素子選択信号入力端子ＯＰ
の論理が”Ｌ″のとき選択されて動作可能であｐ、”Ｈ
ｌｌのとき禁止される。
込１れた情報が本体から取外した後でも゛揮発しないよ
うバックアップ電源により各記憶素子に電源を供給する
とともに、取外１．た後に何らかの原因によって無意林
に選択動作が行われ彦いように素子選択信号入力端子Ｏ
Ｋにプルアップ抵抗７ｉ介（、て電池４からの電圧（論
理″Ｈ”に相当する）′ｆｆ：常時印加するようになっ
ている。なお、記憶素子２は素子選択信号入力端子ＯＰ
の論理が”Ｌ″のとき選択されて動作可能であｐ、”Ｈ
ｌｌのとき禁止される。
ところが、上記半導体記憶装置は着脱時において問題が
ある。というのは、着脱時においては過渡的に人力信号
が不確定となるためデコーダ６の出力虜理が不確定とな
り、素子選択入力信号端子ＯＥの電位が低下し２て論理
”Ｌ”となってし１つおそれがあるからである。このこ
とは記憶素子２に記憶された情報を破壊、喪失する結果
を招来することとなる。
ある。というのは、着脱時においては過渡的に人力信号
が不確定となるためデコーダ６の出力虜理が不確定とな
り、素子選択入力信号端子ＯＥの電位が低下し２て論理
”Ｌ”となってし１つおそれがあるからである。このこ
とは記憶素子２に記憶された情報を破壊、喪失する結果
を招来することとなる。
そこで、本発明は記憶装置の着脱時における入力信号の
不確定化に伴う記憶情報の喪失全防止し２うる装置全提
供すること全目的とする。
不確定化に伴う記憶情報の喪失全防止し２うる装置全提
供すること全目的とする。
上記目的を達成するために、本発明は、記憶装置の着脱
操作に連動させて自動的に記憶素子の動作を禁止する信
号を発生するスイッチを設け、このスイッチからの糸上
信号に基づいて記憶素子に対する動作信号の伝達を禁止
するゲート回路を設けた点に特徴？：＊する。
操作に連動させて自動的に記憶素子の動作を禁止する信
号を発生するスイッチを設け、このスイッチからの糸上
信号に基づいて記憶素子に対する動作信号の伝達を禁止
するゲート回路を設けた点に特徴？：＊する。
以下、図面を参照して本発明による記憶１６報の辰失防
正装置の一実施例について説明する。
正装置の一実施例について説明する。
第２図に本発明による記憶情報喪失防止装置の例を示す
。なお、第１図と重複する部分には同一の符号全骨ｌ、
て以下説明する。まず、本発明の課題である着脱時の記
憶素子２への不＃に信号の印加全解決するためには、着
脱時において記憶素子２の選択信号入力端子ＯＦｉに論
理”Ｌ”の信号が入らないようにすればよい。つまシ、
選択信号入力端子ＯＦの電位全論理″′Ｈ”に相当する
高電位に保持すればよい。そして、この動作が記憶装置
の着脱操２作に連動して自動的に行われるようにすれば
よい。
。なお、第１図と重複する部分には同一の符号全骨ｌ、
て以下説明する。まず、本発明の課題である着脱時の記
憶素子２への不＃に信号の印加全解決するためには、着
脱時において記憶素子２の選択信号入力端子ＯＦｉに論
理”Ｌ”の信号が入らないようにすればよい。つまシ、
選択信号入力端子ＯＦの電位全論理″′Ｈ”に相当する
高電位に保持すればよい。そして、この動作が記憶装置
の着脱操２作に連動して自動的に行われるようにすれば
よい。
このような見地から、第２図に示すように、デコーダ６
の出力端と選択入力端子ＯＲとの間にＮＡＮＤゲートグ
ーが挿入され、ＮＡＮＤゲートグーの叱方の入力端子に
は閉じたときアーヌ電位に接続されるスイッチ１１が設
けられている。抵抗１２はスイッチ１１の開放時におい
てＮＡＮＤゲー）グー０の能力の入力端子の電位全論理
”Ｈ”の電位に保持するためのプルアップ抵抗である。
の出力端と選択入力端子ＯＲとの間にＮＡＮＤゲートグ
ーが挿入され、ＮＡＮＤゲートグーの叱方の入力端子に
は閉じたときアーヌ電位に接続されるスイッチ１１が設
けられている。抵抗１２はスイッチ１１の開放時におい
てＮＡＮＤゲー）グー０の能力の入力端子の電位全論理
”Ｈ”の電位に保持するためのプルアップ抵抗である。
ＮＡＮＤグー）１０と【ては第３図に示すようにオープ
ンコレクタタイプの３段トランジスタ構成のものを使用
すればよい。具体的にはＴＴＬ・工Ｃ７４３８ｉ使用す
ることができる。
ンコレクタタイプの３段トランジスタ構成のものを使用
すればよい。具体的にはＴＴＬ・工Ｃ７４３８ｉ使用す
ることができる。
次に、第４図に本発明による記憶情報喪失防止装置を備
えた記憶装置の機械的構造例を示す。ケ−シンク１の一
側面には本体１３に設けられた取付凹部１４の本体側接
続コネクタ２０に対応して接続コネクタ５が取付けられ
ている。ケーシング１の池の側面には着脱時に押される
べき押釦１５が設けられ、この押釦１５の抑圧方向端部
の近傍には押釦５を押Ｌ５たとき接点が閉じるようにス
イッチ１１が固定されている。また押釦１５の端部には
押釦１５を押したとき嵌合片１６がケーシング１内に引
込むように自動復帰用バネ２１が付層されたロック部材
１７が設けられている。嵌合片１６はケーシング１を取
付凹部１４内に挿着したときその仰ｊ壁に設けられプ辷
恢合穴１８に嵌合するよう相互に対応関係を有する位置
に設けられている。符号１９は記憶素子２、周辺回路３
、電池４が配されたプリント基板である。
えた記憶装置の機械的構造例を示す。ケ−シンク１の一
側面には本体１３に設けられた取付凹部１４の本体側接
続コネクタ２０に対応して接続コネクタ５が取付けられ
ている。ケーシング１の池の側面には着脱時に押される
べき押釦１５が設けられ、この押釦１５の抑圧方向端部
の近傍には押釦５を押Ｌ５たとき接点が閉じるようにス
イッチ１１が固定されている。また押釦１５の端部には
押釦１５を押したとき嵌合片１６がケーシング１内に引
込むように自動復帰用バネ２１が付層されたロック部材
１７が設けられている。嵌合片１６はケーシング１を取
付凹部１４内に挿着したときその仰ｊ壁に設けられプ辷
恢合穴１８に嵌合するよう相互に対応関係を有する位置
に設けられている。符号１９は記憶素子２、周辺回路３
、電池４が配されたプリント基板である。
次に記憶装置の層脱操作に伴り記憶情報矢先防止の動作
について説明する。
について説明する。
着脱操作 記憶装置を着脱する場合には、指で押釦１５
會抑圧する。すると、この抑圧操作に連動し２てスイッ
チ１１が閉じ、かつロック部材１７が押されて嵌合片１
６がケーシング１内に引込む。それによって、挿着時で
あればケーシング１を取付凹部１４内に挿入可能となり
、挿入完了と同時に押釦１５を外せばロック部材１７お
よび押釦１５がバネ２１の作用によシ元の位置に自動復
帰する。そして、嵌合片１７が嵌合穴１８内に嵌合して
ケーシング１はロックされ、２イツチ１１は告び開く。
會抑圧する。すると、この抑圧操作に連動し２てスイッ
チ１１が閉じ、かつロック部材１７が押されて嵌合片１
６がケーシング１内に引込む。それによって、挿着時で
あればケーシング１を取付凹部１４内に挿入可能となり
、挿入完了と同時に押釦１５を外せばロック部材１７お
よび押釦１５がバネ２１の作用によシ元の位置に自動復
帰する。そして、嵌合片１７が嵌合穴１８内に嵌合して
ケーシング１はロックされ、２イツチ１１は告び開く。
１．り、取外（２時の場合は押釦１５を押すことにより
スイッチ１１は閉じ、かり嵌合片１６が獣合穴１８から
離脱し、ケーシング１を引抜くことが可能となる。引抜
いたのち、押釦１５を離せば上述同様スイッチ１１は開
き嵌合片１６が突出する。
スイッチ１１は閉じ、かり嵌合片１６が獣合穴１８から
離脱し、ケーシング１を引抜くことが可能となる。引抜
いたのち、押釦１５を離せば上述同様スイッチ１１は開
き嵌合片１６が突出する。
挿入時の回路動作 挿入に伴なって押釦１５によりスイ
ッチ１１が肯〕じると、ＮＡＮＤゲート１０の能力の入
力端の論理がＬ″となり、このとき仮にデコーダ６の出
力論理がｔ′Ｈ″だとし、てもＮＡＮＤゲート１０の出
力論理は”Ｈ”であり、（またがって選択入力端子ＯＢ
には論理″Ｈ”が印加されるから記憶素子２の選択動作
は禁止される。
ッチ１１が肯〕じると、ＮＡＮＤゲート１０の能力の入
力端の論理がＬ″となり、このとき仮にデコーダ６の出
力論理がｔ′Ｈ″だとし、てもＮＡＮＤゲート１０の出
力論理は”Ｈ”であり、（またがって選択入力端子ＯＢ
には論理″Ｈ”が印加されるから記憶素子２の選択動作
は禁止される。
次に挿浦が完了すると、スイッチ１１は開くのでＮＡＮ
Ｄゲート１０の能力の入力端はＨ”となる。
Ｄゲート１０の能力の入力端はＨ”となる。
一方、コネクタ５と２０の接続により本体１３からの電
源電圧■■がダイオード９を介【、て記憶素子２のＶＤ
Ｄ端子に与えられ、このと＠電池４の電圧は一般に記憶
素子の不揮発保証電圧値以上ではあるが本体１３の電圧
■Ｖよシも低く設定されているため、ダイオード８は逆
バイアヌとなってカットオフとなり、その結果電池４は
切離されることとなる。すなわち、挿着中は本体電源（
％）ｖで駆動される。
源電圧■■がダイオード９を介【、て記憶素子２のＶＤ
Ｄ端子に与えられ、このと＠電池４の電圧は一般に記憶
素子の不揮発保証電圧値以上ではあるが本体１３の電圧
■Ｖよシも低く設定されているため、ダイオード８は逆
バイアヌとなってカットオフとなり、その結果電池４は
切離されることとなる。すなわち、挿着中は本体電源（
％）ｖで駆動される。
以上の状愚で本体１３よシ選択信号が発生すると、その
信号はＡｄｌｉ？ｆＭ？通じてデコーダ６に人力され復
号化された結果デコーダ出力論理が“Ｈ”になるとＮＡ
ＮＤゲート１０の入力条件が満足され、その出力論理は
Ｌ″となるから、記１息素子２は選択動作し、デースの
書込み／読出しが可能となる。
信号はＡｄｌｉ？ｆＭ？通じてデコーダ６に人力され復
号化された結果デコーダ出力論理が“Ｈ”になるとＮＡ
ＮＤゲート１０の入力条件が満足され、その出力論理は
Ｌ″となるから、記１息素子２は選択動作し、デースの
書込み／読出しが可能となる。
によシスイッチ１１が閉じられると、ＮＡＮＤゲート１
０の出力論理は１Ｈ″となって、記憶素子２の選択動作
は禁止される。その埋山は上述し、た通９である。
０の出力論理は１Ｈ″となって、記憶素子２の選択動作
は禁止される。その埋山は上述し、た通９である。
次に取外し２が完了すると、スイッチ１１が開くのでＮ
ＡＮＤゲート１０の能力の入力端はＨ”となる。
ＡＮＤゲート１０の能力の入力端はＨ”となる。
一方、コネクタ５と２０の接続が切られるので本体側か
らの電源（１９ｖの供給はなくなる。その代シ、。
らの電源（１９ｖの供給はなくなる。その代シ、。
ダイオード８が正バイアスされるのでターンオンとなシ
ミ池４からの電源供給を受けることとなる。
ミ池４からの電源供給を受けることとなる。
この電池による電源供給によって記憶内容の消失は防止
される。また、選択入力端子ＯＸにはプルアップ抵抗７
が接続されているため高電位に保持され、不必要な動作
が発生することはない。さらに、ＮＡＮＤゲート１ｏは
オープンコレクタ出力のものを使用しているため、第３
図からもわかるように、電源電圧Ｖｐｃがない場合には
終段トランジスタＱ、が動作することはない。ＶＱＱが
ない場合というのは第２図で説明すればＮＡＮＤゲー）
グー０に対する電源供給線２１からの供給がないことを
意味する。これはケーシング１を取外したときコネクタ
５．２０の接続が切離されることで達成される。
される。また、選択入力端子ＯＸにはプルアップ抵抗７
が接続されているため高電位に保持され、不必要な動作
が発生することはない。さらに、ＮＡＮＤゲート１ｏは
オープンコレクタ出力のものを使用しているため、第３
図からもわかるように、電源電圧Ｖｐｃがない場合には
終段トランジスタＱ、が動作することはない。ＶＱＱが
ない場合というのは第２図で説明すればＮＡＮＤゲー）
グー０に対する電源供給線２１からの供給がないことを
意味する。これはケーシング１を取外したときコネクタ
５．２０の接続が切離されることで達成される。
なお、上述の笑施例では、記憶素子として０ＭＯ８素子
を用いて説明したが、その曲の素子あるいは記憶方式の
ものについても、内蔵電源を必要とし、かつ着脱操作を
伴なうような記憶装置であれば広く適用しつる。さらに
、ゲート回路として、ＮＡＮＤゲートグー’ｉｉ用いた
が、前後の信号の論理との関係により曲の論理ゲートを
使用できることはいうまでもない。要は記憶装置の着脱
時において記憶集子に対する選択信号の伝達を禁止する
ものであればよいからである。
を用いて説明したが、その曲の素子あるいは記憶方式の
ものについても、内蔵電源を必要とし、かつ着脱操作を
伴なうような記憶装置であれば広く適用しつる。さらに
、ゲート回路として、ＮＡＮＤゲートグー’ｉｉ用いた
が、前後の信号の論理との関係により曲の論理ゲートを
使用できることはいうまでもない。要は記憶装置の着脱
時において記憶集子に対する選択信号の伝達を禁止する
ものであればよいからである。
以上の構成からなる本発明によれば、電池によりバック
アップされ′ｆｃ記憶装置の記憶情報ｒ当該記憶装置の
着脱に際して過渡的に発生する不安定状部によシ喪失す
ることが防止でき、安全性の高い記憶装置全提供するこ
とができる。
アップされ′ｆｃ記憶装置の記憶情報ｒ当該記憶装置の
着脱に際して過渡的に発生する不安定状部によシ喪失す
ることが防止でき、安全性の高い記憶装置全提供するこ
とができる。
第１回は従来の半導体記憶装置の構成全厚すブロック図
、 第２図は本発明による記憶情報喪失防止装置の構成を示
すブロック図、 第３図は本発明に使用するＮＡＮＤゲートの一例を示す
回路図、 第４図は本発明による記憶情報喪失防止装置と情報処理
装置本体との矯脱機構を示す断面図であ′る。 ２・・・０ＮＯＥＩ記憶素子、４・・・電池、ＩＯ・・
・ＮＡＮＤゲート、１１・・・２イツチ、１３・・・情
報処理装置本体。 出願人代理人 猪 股 清
、 第２図は本発明による記憶情報喪失防止装置の構成を示
すブロック図、 第３図は本発明に使用するＮＡＮＤゲートの一例を示す
回路図、 第４図は本発明による記憶情報喪失防止装置と情報処理
装置本体との矯脱機構を示す断面図であ′る。 ２・・・０ＮＯＥＩ記憶素子、４・・・電池、ＩＯ・・
・ＮＡＮＤゲート、１１・・・２イツチ、１３・・・情
報処理装置本体。 出願人代理人 猪 股 清
Claims (1)
- 【特許請求の範囲】 １、情報処理装置本体に着脱可能であって、装着時に前
記本体からの電源供給を受けて動作し７、抜去時には内
蔵電源で記憶内容が確保された記憶素子群を有する記憶
装置において、 当該記憶装置の雇脱操作に伴なって前＝己記抹（素子群
の動作を糸上する信号を発生するスイッチと、このスイ
ッチによる狭止信号を受けて前記記憶素子群への動作信
号の伝達音阻止するゲート回路とを備えたことを特徴と
する記憶装置における記憶情報の喪失防止装置。 λ特許請求の範囲第１項記載の装置において、前記スイ
ッチは、当該記憶装置の情報処理装置本体への着脱操作
時に抑圧操作によりロック状態が解除されるロック機構
に連動するように設けられたことを特徴とする記憶装置
における記憶情報の喪失防止装置。 ３、特許請求の範囲第２項記載の装置において、ロック
機構は、当該記憶装置のケーシングの外面に突出して情
報処理装置本体側に設けられた嵌合穴に歌合可能な突片
と、この突片を出し入れすべく突片に連結され、押圧し
、たとき前記ヌイツ辱に当接してスイッチを開閉作動可
能に前記ケーシングの外面に突設された押釦とを備えた
ことを特徴とする記憶装置における記憶情報の喪失防止
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209557A JPS59101098A (ja) | 1982-11-30 | 1982-11-30 | 記憶装置における記憶情報の喪失防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209557A JPS59101098A (ja) | 1982-11-30 | 1982-11-30 | 記憶装置における記憶情報の喪失防止装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59101098A true JPS59101098A (ja) | 1984-06-11 |
| JPH046986B2 JPH046986B2 (ja) | 1992-02-07 |
Family
ID=16574788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209557A Granted JPS59101098A (ja) | 1982-11-30 | 1982-11-30 | 記憶装置における記憶情報の喪失防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101098A (ja) |
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-
1982
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| JPH0720651U (ja) * | 1994-06-27 | 1995-04-11 | セイコーエプソン株式会社 | Ｉｃカード |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH046986B2 (ja) | 1992-02-07 |
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