JP2510993B2 - 記憶カ−トリツジ - Google Patents
記憶カ−トリツジInfo
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- JP2510993B2 JP2510993B2 JP61117631A JP11763186A JP2510993B2 JP 2510993 B2 JP2510993 B2 JP 2510993B2 JP 61117631 A JP61117631 A JP 61117631A JP 11763186 A JP11763186 A JP 11763186A JP 2510993 B2 JP2510993 B2 JP 2510993B2
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- ram
- storage cartridge
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子機器に対して着脱自在に構成された記憶
カートリツジに関し、特に揮発性メモリを使用した記憶
カートリツジの着動作又は脱動作時における前記メモリ
の内容が損なわれる可能性を著しく低減した記憶カート
リツジに関する。
カートリツジに関し、特に揮発性メモリを使用した記憶
カートリツジの着動作又は脱動作時における前記メモリ
の内容が損なわれる可能性を著しく低減した記憶カート
リツジに関する。
［従来の技術］ 近年、揮発性半導体メモリを機器本体と脱着式にてカ
ートリツジ状に構成し、不使用時はカートリツジを取り
はずして保存できるものが増えている。しかし、従来の
この種の電子機器は着脱機構部にメカニカル接点方式を
採用しているので、カートリツジの着動作又は脱動作の
際の接点摺動ノイズ発生により揮発性メモリの周辺ドラ
イバ回路が不安定動作するに至り、しばしば記憶カート
リツジのメモリの内容が破壊された。
ートリツジ状に構成し、不使用時はカートリツジを取り
はずして保存できるものが増えている。しかし、従来の
この種の電子機器は着脱機構部にメカニカル接点方式を
採用しているので、カートリツジの着動作又は脱動作の
際の接点摺動ノイズ発生により揮発性メモリの周辺ドラ
イバ回路が不安定動作するに至り、しばしば記憶カート
リツジのメモリの内容が破壊された。
［発明が解決しようとする問題点］ 本発明は上記従来例に鑑みてなされたもので、電気機
器に対して記憶カートリッジをラフに着脱しても、記憶
カートリッジ内のメモリの周辺機器の安定動作を保証で
きる記憶カートリッジを提供することを目的とする。
器に対して記憶カートリッジをラフに着脱しても、記憶
カートリッジ内のメモリの周辺機器の安定動作を保証で
きる記憶カートリッジを提供することを目的とする。
［問題点を解決するための手段］ 上記目的を達成するために本発明の記憶カートリッジ
は以下のような構成を備える。即ち、 電子機器に対して着脱自在に構成された記憶カートリ
ッジにおいて、 前記電子機器と前記記憶カートリッジ間の複数の信号
線を着脱自在に接続する接続手段と、 前記電子機器より前記記憶カートリッジのメモリへの
アクセス可否を決定する１つのメモリアクセス可否信号
から分割され、前記電子機器より前記複数の信号線を介
して送出される複数のメモリアクセス可否信号を、前記
接続手段においてそれぞれ受け取る複数の接続端子と、 前記複数の接続端子を介して入力された前記複数のメ
モリアクセス可否信号が同時にアクセス可のレベルを満
足するときに前記記憶カートリッジ内のメモリアクセス
を可能にする制御手段とを備える。
は以下のような構成を備える。即ち、 電子機器に対して着脱自在に構成された記憶カートリ
ッジにおいて、 前記電子機器と前記記憶カートリッジ間の複数の信号
線を着脱自在に接続する接続手段と、 前記電子機器より前記記憶カートリッジのメモリへの
アクセス可否を決定する１つのメモリアクセス可否信号
から分割され、前記電子機器より前記複数の信号線を介
して送出される複数のメモリアクセス可否信号を、前記
接続手段においてそれぞれ受け取る複数の接続端子と、 前記複数の接続端子を介して入力された前記複数のメ
モリアクセス可否信号が同時にアクセス可のレベルを満
足するときに前記記憶カートリッジ内のメモリアクセス
を可能にする制御手段とを備える。
［作用］ 以上の構成において、電子機器と前記記憶カートリッ
ジ間の複数の信号線を接続手段により着脱自在に接続
し、電子機器より記憶カートリッジのメモリへのアクセ
ス可否を決定する１つのメモリアクセス可否信号から分
割され、電子機器より複数の信号線を介して送出される
複数のメモリアクセス可否信号を接続手段の複数の接続
端子で受け取り、これら複数の接続端子を介して入力さ
れた複数のメモリアクセス可否信号が同時にアクセス可
のレベルを満足するときに、記憶カートリッジ内のメモ
リアクセスを可能にする。
ジ間の複数の信号線を接続手段により着脱自在に接続
し、電子機器より記憶カートリッジのメモリへのアクセ
ス可否を決定する１つのメモリアクセス可否信号から分
割され、電子機器より複数の信号線を介して送出される
複数のメモリアクセス可否信号を接続手段の複数の接続
端子で受け取り、これら複数の接続端子を介して入力さ
れた複数のメモリアクセス可否信号が同時にアクセス可
のレベルを満足するときに、記憶カートリッジ内のメモ
リアクセスを可能にする。
［実施例］ 以下、添付図面に従つて本発明の実施例を詳細に説明
する。第１図は電子タイプライタ（以下、ETWという）
であつて、実施例のRAMカートリツジを適用したものの
ブロツク構成図、第２図はETWのプリンタ部の詳細ブロ
ツク構成図である。図において、１はセントラルプロセ
ツシングユニツト（CPU）であつて、後述のROM2よりプ
ログラム命令を読み出し、それに従つてタイプライタ機
能に必要な演算、判断等を行い、表示器５、キーボード
４、プリンタコントローラ７等の制御を行う。２は読出
専用メモリ（ROM）であつて、前記CPU1が動作するため
のシステムプログラム、印字の際に必要な文字コード、
該文字コードに対応するドツトパターン（キヤラクタジ
エネレーターCG）、印字やモータの動作に必要なタイム
テーブル等が記憶されている。３はRAMであつて、CPU1
が命令実行中のデータ、演算結果、あるいは後述するキ
ーボード４から入力された文字コード、電圧検出器12か
ら入力されたデータ等を保存して置くリードライトメモ
リである。４はキーボードであつて、文字印字、文書編
集に必要な各種キーデータを入力する入力装置である。
５は表示器であつて、キーボード４から入力したキーデ
ータ、あるいはETWが動作中であること、その他のオペ
レータに必要な情報（メツセージ、記号等）を表示す
る。
する。第１図は電子タイプライタ（以下、ETWという）
であつて、実施例のRAMカートリツジを適用したものの
ブロツク構成図、第２図はETWのプリンタ部の詳細ブロ
ツク構成図である。図において、１はセントラルプロセ
ツシングユニツト（CPU）であつて、後述のROM2よりプ
ログラム命令を読み出し、それに従つてタイプライタ機
能に必要な演算、判断等を行い、表示器５、キーボード
４、プリンタコントローラ７等の制御を行う。２は読出
専用メモリ（ROM）であつて、前記CPU1が動作するため
のシステムプログラム、印字の際に必要な文字コード、
該文字コードに対応するドツトパターン（キヤラクタジ
エネレーターCG）、印字やモータの動作に必要なタイム
テーブル等が記憶されている。３はRAMであつて、CPU1
が命令実行中のデータ、演算結果、あるいは後述するキ
ーボード４から入力された文字コード、電圧検出器12か
ら入力されたデータ等を保存して置くリードライトメモ
リである。４はキーボードであつて、文字印字、文書編
集に必要な各種キーデータを入力する入力装置である。
５は表示器であつて、キーボード４から入力したキーデ
ータ、あるいはETWが動作中であること、その他のオペ
レータに必要な情報（メツセージ、記号等）を表示す
る。
７はプリンタコントローラであつて、第２図に示す如
くパルスモータ用出力ラツチ70、キヤリツジモータ用ド
ライバ71、ペーパーフイードモータ用ドライバ72、サー
マルヘツド用出力ラツチ73、サーマルヘツド用ヒータド
ライバ74、サーマルヘツドアツプダウン用出力ラツチ7
5、サーマルヘツドアツプダウン用DCモータドライバ7
6、レフトマージンリミツタ検出用入力ポート77等から
成り、CPU1からの制御信号に応じてプリンタ６を制御す
る。
くパルスモータ用出力ラツチ70、キヤリツジモータ用ド
ライバ71、ペーパーフイードモータ用ドライバ72、サー
マルヘツド用出力ラツチ73、サーマルヘツド用ヒータド
ライバ74、サーマルヘツドアツプダウン用出力ラツチ7
5、サーマルヘツドアツプダウン用DCモータドライバ7
6、レフトマージンリミツタ検出用入力ポート77等から
成り、CPU1からの制御信号に応じてプリンタ６を制御す
る。
６はプリンタであつて、キヤリツジ制御モータ60、ペ
ーパーフイード制御モータ61、印字機構部62、サーマル
ヘツドアツプダウン用DCモータ63、サーマルヘツドアツ
プダウン機構64、サーマルヘツド65、キヤリツジレフト
マージン位置検出センサ66等から成り、プリンタコント
ローラ７からの指示に従つて印字、サーマルヘツドアツ
プダウン、ペーパーフイード等を行う。
ーパーフイード制御モータ61、印字機構部62、サーマル
ヘツドアツプダウン用DCモータ63、サーマルヘツドアツ
プダウン機構64、サーマルヘツド65、キヤリツジレフト
マージン位置検出センサ66等から成り、プリンタコント
ローラ７からの指示に従つて印字、サーマルヘツドアツ
プダウン、ペーパーフイード等を行う。
８は外部カートリツジ着脱コントローラであつて、外
部のRAMカートリツジ11をETW本体に対して着動作又は脱
動作する際に、これに先立つてRAMカートリツジに対す
るデータアクセス可否の制御信号を否のレベルにする。
91はドアスイツチであつて、RAMカートリツジ11を着又
は脱するためにドアフタが開かれている間はON状態であ
り、閉じられている間はOFF状態である。10はコネクタ
であつて、ETW本体に固定され、外部のRAMカートリツジ
11を着脱自在に接続、支持する。
部のRAMカートリツジ11をETW本体に対して着動作又は脱
動作する際に、これに先立つてRAMカートリツジに対す
るデータアクセス可否の制御信号を否のレベルにする。
91はドアスイツチであつて、RAMカートリツジ11を着又
は脱するためにドアフタが開かれている間はON状態であ
り、閉じられている間はOFF状態である。10はコネクタ
であつて、ETW本体に固定され、外部のRAMカートリツジ
11を着脱自在に接続、支持する。
11は実施例の外部RAMカートリツジであつて、RAM3と
同様に入力された文字コード等を保存し、ETW本体に対
し自在に着脱できる。又、取りはずした後でもRAMカー
トリツジ11内の記憶内容が消えないように、RAMバツク
アツプ用電池112が内蔵されている。
同様に入力された文字コード等を保存し、ETW本体に対
し自在に着脱できる。又、取りはずした後でもRAMカー
トリツジ11内の記憶内容が消えないように、RAMバツク
アツプ用電池112が内蔵されている。
12は電圧検出回路であつて、後に述べる２系統の電圧
レベルを検出できる。13は電源回路であつて、電池16の
電圧からCPU1、ROM2、RAM3等のロジツク回路に必要な電
圧及びサーマルヘツドヒート用電圧の２系統の定電圧を
作り出している。サーマルヘツドヒート用電圧は印字濃
度設定ボリユーム14によつて変化することが可能であ
り、これにより印字濃度を調整できる。尚、各種モータ
類の電圧は電池から直接供給している。15はパワースイ
ツチである。16は電池であつて本ETW用の動作エネルギ
ー源である。17は所定値をロード可能なタイマカウンタ
であつて、ある一定時間毎にカウントアツプ又はカウン
トダウンする。CPU1は必要に応じてカウンタ17の内容の
リードライトを行う。
レベルを検出できる。13は電源回路であつて、電池16の
電圧からCPU1、ROM2、RAM3等のロジツク回路に必要な電
圧及びサーマルヘツドヒート用電圧の２系統の定電圧を
作り出している。サーマルヘツドヒート用電圧は印字濃
度設定ボリユーム14によつて変化することが可能であ
り、これにより印字濃度を調整できる。尚、各種モータ
類の電圧は電池から直接供給している。15はパワースイ
ツチである。16は電池であつて本ETW用の動作エネルギ
ー源である。17は所定値をロード可能なタイマカウンタ
であつて、ある一定時間毎にカウントアツプ又はカウン
トダウンする。CPU1は必要に応じてカウンタ17の内容の
リードライトを行う。
S1はCPU1の共通バスであつて、CPU1とROM2、RAM3、あ
るいはプリンタコントローラ７等との間で情報伝達を行
うための信号線群である。S2はCPU1への外部割込信号で
あつて、該信号レベルが“0"（LOレベル）から“1"（HI
レベル）に変化する時点でCPU1に割込がかかる。S3はCP
U1の一時停止制御信号（HALT信号）線であつて、この制
御線が“0"のときにCPU1は動作しており、“1"になると
停止する。S4はドアスイツチ９のON/OFF信号をカートリ
ツジ着脱コントローラ８に知らせる信号線である。S5は
RAMカートリツジ11の着動作又は脱動作に先立つてRAMカ
ートリツジ11内のRAMチツプイネーブル信号を制御する
信号線である。この信号線S5は複数系統設けられてい
る。あるいは、コネクタの端子のみが複数でもよい。S6
は、バスS1の信号線の内、RAMカートリツジ11を本体に
接続して動作させるのに必要な一部の信号を含む信号線
である。S7は電池電圧線、S8はサーマルヘツドヒート電
圧線であり、これらの電圧は電圧検出回路12によつて電
圧レベルがモニタされる。S9はロジツク用電源電圧線で
ある。
るいはプリンタコントローラ７等との間で情報伝達を行
うための信号線群である。S2はCPU1への外部割込信号で
あつて、該信号レベルが“0"（LOレベル）から“1"（HI
レベル）に変化する時点でCPU1に割込がかかる。S3はCP
U1の一時停止制御信号（HALT信号）線であつて、この制
御線が“0"のときにCPU1は動作しており、“1"になると
停止する。S4はドアスイツチ９のON/OFF信号をカートリ
ツジ着脱コントローラ８に知らせる信号線である。S5は
RAMカートリツジ11の着動作又は脱動作に先立つてRAMカ
ートリツジ11内のRAMチツプイネーブル信号を制御する
信号線である。この信号線S5は複数系統設けられてい
る。あるいは、コネクタの端子のみが複数でもよい。S6
は、バスS1の信号線の内、RAMカートリツジ11を本体に
接続して動作させるのに必要な一部の信号を含む信号線
である。S7は電池電圧線、S8はサーマルヘツドヒート電
圧線であり、これらの電圧は電圧検出回路12によつて電
圧レベルがモニタされる。S9はロジツク用電源電圧線で
ある。
第３図は第１図のCPU1、RAMカートリツジ脱着コント
ローラ８及び外部のRAMカートリツジ11の内部とその周
辺回路を示す詳細回路図である。図において、81はプル
アツプ抵抗であつて、ドアスイツチ91の接点がOFF（フ
タ92がクローズ状態）している時の論理レベルをHIGHレ
ベルに保つ。82はドアスイツチ91のチヤタリング軽減用
シユミツト回路である。抵抗83及びコンデンサ84はNAND
ゲート85の入力スレツシユホルドと相まつて信号遅延用
CR回路を形成する。86はRAMカートリツジ11に対するRAM
チツプイネーブル端子用ドライブトランジスタである。
本実施例ではドライブトランジスタとその出力ラインを
複数系統として制御の確実性を保証している。87は出力
ポートであつて、CPU1の制御下で“0"と“1"の論理レベ
ルを出力する。88はANDゲートである。
ローラ８及び外部のRAMカートリツジ11の内部とその周
辺回路を示す詳細回路図である。図において、81はプル
アツプ抵抗であつて、ドアスイツチ91の接点がOFF（フ
タ92がクローズ状態）している時の論理レベルをHIGHレ
ベルに保つ。82はドアスイツチ91のチヤタリング軽減用
シユミツト回路である。抵抗83及びコンデンサ84はNAND
ゲート85の入力スレツシユホルドと相まつて信号遅延用
CR回路を形成する。86はRAMカートリツジ11に対するRAM
チツプイネーブル端子用ドライブトランジスタである。
本実施例ではドライブトランジスタとその出力ラインを
複数系統として制御の確実性を保証している。87は出力
ポートであつて、CPU1の制御下で“0"と“1"の論理レベ
ルを出力する。88はANDゲートである。
RAMカートリツジ11は、第３図の如く、まずカートリ
ツジ収納部のドアフタ92を開けないと着動作も脱動作で
きない構造になつている。ドアスイツチ91はドアフタ92
を開けるとONし、閉じるとOFFする。従つて、S4のレベ
ルは開くと“0"となり、閉めると“1"になる。故にRAM
カートリツジ11の着動作又は脱動作時はS4のレベルは必
ず“0"になつている。
ツジ収納部のドアフタ92を開けないと着動作も脱動作で
きない構造になつている。ドアスイツチ91はドアフタ92
を開けるとONし、閉じるとOFFする。従つて、S4のレベ
ルは開くと“0"となり、閉めると“1"になる。故にRAM
カートリツジ11の着動作又は脱動作時はS4のレベルは必
ず“0"になつている。
RAMカートリツジ11はRAMチツプ111と、カートリツジ
を取りはずした際のRAMチツプ111の内容を保持するため
のRAMバツクアツプ用リチウム電池112と、カートリツジ
を取りはずした際に働く電源分離用ダイオード113と、
カートリツジを着脱する際、また取りはずしている間に
RAMチツプ111にデータが書込まれるのを禁止するため、
RAMチツプイネーブル信号S5を“1"に保つプルアツプ抵
抗114と、この期間にRAMチツプ111のチツプイネーブル
端子CE1をLOWレベル（アクセス不可状態）に保つNORゲ
ート115から成つている。ここで、NORゲート115は全て
の入力がLOWレベルの時のみにRAMチツプ111をアクセス
可能にするから、該NORゲート115はノイズ信号に対して
は論理積回路として機能する。NORゲート115の３入力中
の２つはドライブトランジスタ86からコネクタ10を介し
て直接与えられ、残りの１つはCPU1がRAMカートリツジ1
1をアクセスするために制御するチツプイネーブル信号S
1′と前記ドライブトランジスタ86からの信号とのAND出
力によつて与えられている。RAMカートリツジ11を着状
態で正常に使用中であつても、データアクセスしたくな
い場合の制御線である。
を取りはずした際のRAMチツプ111の内容を保持するため
のRAMバツクアツプ用リチウム電池112と、カートリツジ
を取りはずした際に働く電源分離用ダイオード113と、
カートリツジを着脱する際、また取りはずしている間に
RAMチツプ111にデータが書込まれるのを禁止するため、
RAMチツプイネーブル信号S5を“1"に保つプルアツプ抵
抗114と、この期間にRAMチツプ111のチツプイネーブル
端子CE1をLOWレベル（アクセス不可状態）に保つNORゲ
ート115から成つている。ここで、NORゲート115は全て
の入力がLOWレベルの時のみにRAMチツプ111をアクセス
可能にするから、該NORゲート115はノイズ信号に対して
は論理積回路として機能する。NORゲート115の３入力中
の２つはドライブトランジスタ86からコネクタ10を介し
て直接与えられ、残りの１つはCPU1がRAMカートリツジ1
1をアクセスするために制御するチツプイネーブル信号S
1′と前記ドライブトランジスタ86からの信号とのAND出
力によつて与えられている。RAMカートリツジ11を着状
態で正常に使用中であつても、データアクセスしたくな
い場合の制御線である。
さて、本ETWはパワースイツチ15のONにより、電源線S
7〜S9の各種電圧が立ち上がり、CPU1はまず各種のイニ
シヤライズ処理を行なう。イニシヤライズ処理では、例
えばRAM3内のワークエリアのクリア、表示器５のイニシ
ヤル表示、プリンタ６のキヤリツジを左マージン位置へ
移動、サーマルヘツドのアツプ動作等が行われる。イニ
シヤライズ処理が終了すると、キーボード４からの入力
が可能になり、CPU1はここから入力されたキーデータに
より表示器５への表示を行ない、またはプリンタコント
ローラ７を通してプリンタ６の制御を行い、印字動作を
行う。
7〜S9の各種電圧が立ち上がり、CPU1はまず各種のイニ
シヤライズ処理を行なう。イニシヤライズ処理では、例
えばRAM3内のワークエリアのクリア、表示器５のイニシ
ヤル表示、プリンタ６のキヤリツジを左マージン位置へ
移動、サーマルヘツドのアツプ動作等が行われる。イニ
シヤライズ処理が終了すると、キーボード４からの入力
が可能になり、CPU1はここから入力されたキーデータに
より表示器５への表示を行ない、またはプリンタコント
ローラ７を通してプリンタ６の制御を行い、印字動作を
行う。
第４図はRAMカートリツジの着脱動作のタミングチヤ
ート、第５図はRAMカートリツジ着脱動作のための制御
及びその動作遷移を示すフローチヤートである。ETWに
対するRAMカートリツジ11の着脱はドアフタ92を開ける
ことで開始される（ステツプS100）。ドアフタ92を開け
るとドアスイツチ91がONになり、S4のレベルが“1"から
“0"になる（ステツプS101）。またこれによつてS2のレ
ベルが“0"から“1"になり、CPU1に割込がかかる（ステ
ツプS102）。ドアスイツチ91がONする時にはチヤタリン
グが発生するが、シユミツト回路82で除去される。十分
に除去されない場合でもCPU1は割込ルーチンに入力した
最初の処理で多重割込禁止の処理をするので問題はな
い。本ETWではCPU1のバスS1がコネクタ10を通じて直接R
AMチツプ111のバスと接続されているため、RAMカートリ
ツジ11の着脱時にたとえRAMチツプ111がアクセスされて
いなくても、例えば着動作又は脱動作によるコネクタ端
子の摺動ノイズによりCPU1が暴走する可能性がある。こ
のため着動作又は脱動作時にはCPU1をホールト（一時停
止）する必要がある。CPU1は割込ルーチンの中で、まず
そのための処理（ホールト前処理）を行う。例えばプリ
ンタが動作中であればプリンタの停止、RAMチツプ111が
アクセス中であればその停止などを行う（ステツプS10
3）。次に出力ポート87の出力を“0"から“1"にする。
するとAND回路88によりS3のレベルが“0"から“1"にな
つてCPU1はホールトモードになる（ステツプS104）。ホ
ールトモードではバスS1はハイインピーダンス状態にな
る。ドアスイツチ91がONになつてからCPU1がホールトモ
ードになるまでの一連の割込ルーチン処理時間t0は数ms
のオーダであり、人間の感覚、動作に比べれば無視し得
る時間である。
ート、第５図はRAMカートリツジ着脱動作のための制御
及びその動作遷移を示すフローチヤートである。ETWに
対するRAMカートリツジ11の着脱はドアフタ92を開ける
ことで開始される（ステツプS100）。ドアフタ92を開け
るとドアスイツチ91がONになり、S4のレベルが“1"から
“0"になる（ステツプS101）。またこれによつてS2のレ
ベルが“0"から“1"になり、CPU1に割込がかかる（ステ
ツプS102）。ドアスイツチ91がONする時にはチヤタリン
グが発生するが、シユミツト回路82で除去される。十分
に除去されない場合でもCPU1は割込ルーチンに入力した
最初の処理で多重割込禁止の処理をするので問題はな
い。本ETWではCPU1のバスS1がコネクタ10を通じて直接R
AMチツプ111のバスと接続されているため、RAMカートリ
ツジ11の着脱時にたとえRAMチツプ111がアクセスされて
いなくても、例えば着動作又は脱動作によるコネクタ端
子の摺動ノイズによりCPU1が暴走する可能性がある。こ
のため着動作又は脱動作時にはCPU1をホールト（一時停
止）する必要がある。CPU1は割込ルーチンの中で、まず
そのための処理（ホールト前処理）を行う。例えばプリ
ンタが動作中であればプリンタの停止、RAMチツプ111が
アクセス中であればその停止などを行う（ステツプS10
3）。次に出力ポート87の出力を“0"から“1"にする。
するとAND回路88によりS3のレベルが“0"から“1"にな
つてCPU1はホールトモードになる（ステツプS104）。ホ
ールトモードではバスS1はハイインピーダンス状態にな
る。ドアスイツチ91がONになつてからCPU1がホールトモ
ードになるまでの一連の割込ルーチン処理時間t0は数ms
のオーダであり、人間の感覚、動作に比べれば無視し得
る時間である。
一方、S5のレベルは、CRデイレイ回路83〜85の働きに
より、第４図に示すようにドアスイツチ92がONになつて
からt1（この時間も人間の感覚動作に比べれば無視でき
る）だけ遅れて“0"から“1"に変化し、RAMチツプ111の
CE1入力が非アクテイブの状態（LOレベル）にされる。
即ち、RAMチツプ111のアクセスが阻止される（ステツプ
S105）。この場合に、t1>t0となるように設定されてい
るから、CPU1がホールトモードに入る前にRAMチツプ111
のアクセスが禁止されることはない。次に、人手により
RAMカートリツジ11の着動作又は脱動作が行われる（ス
テツプS106）。
より、第４図に示すようにドアスイツチ92がONになつて
からt1（この時間も人間の感覚動作に比べれば無視でき
る）だけ遅れて“0"から“1"に変化し、RAMチツプ111の
CE1入力が非アクテイブの状態（LOレベル）にされる。
即ち、RAMチツプ111のアクセスが阻止される（ステツプ
S105）。この場合に、t1>t0となるように設定されてい
るから、CPU1がホールトモードに入る前にRAMチツプ111
のアクセスが禁止されることはない。次に、人手により
RAMカートリツジ11の着動作又は脱動作が行われる（ス
テツプS106）。
この時、コネクタ10の接点には摺動ノイズが発生す
る。この時点のコネクタ10の接点状態を見ると、CPU1は
ホールト状態、トランジスタ86は全てOFFになつていてN
ORゲート115の３入力は抵抗114でプルアツプされてい
る。従つて、この３入力以外の入力は前記コネクタ接点
の摺動ノイズにより論理レベルが不定となる。またこの
NORゲート115の３入力においてもその摺動ノイズが大き
い場合にはその出力がアクテイブ状態になることもあり
得る。しかしこの摺動ノイズの特性がいかに不規則なも
のでも、３入力が同時に、しかもRAMチツプ111がアクセ
スされるのに充分な時間の間アクテイブになることは通
常あり得ない。従つて、摺動ノイズに対して３入力の論
理積をとることにより、RAMカートリツジ11とコネクタ1
0との着脱時にコネクタ接点の摺動ノイズによつてRAMチ
ツプ111の内容が破壊されることはない。
る。この時点のコネクタ10の接点状態を見ると、CPU1は
ホールト状態、トランジスタ86は全てOFFになつていてN
ORゲート115の３入力は抵抗114でプルアツプされてい
る。従つて、この３入力以外の入力は前記コネクタ接点
の摺動ノイズにより論理レベルが不定となる。またこの
NORゲート115の３入力においてもその摺動ノイズが大き
い場合にはその出力がアクテイブ状態になることもあり
得る。しかしこの摺動ノイズの特性がいかに不規則なも
のでも、３入力が同時に、しかもRAMチツプ111がアクセ
スされるのに充分な時間の間アクテイブになることは通
常あり得ない。従つて、摺動ノイズに対して３入力の論
理積をとることにより、RAMカートリツジ11とコネクタ1
0との着脱時にコネクタ接点の摺動ノイズによつてRAMチ
ツプ111の内容が破壊されることはない。
さて、この着動作又は脱動作が終了してカートリツジ
収納部のドアフタ92を閉めると（ステツプS107）、ドア
スイツチ91がOFFになり、S4のレベルが“0"から“1"に
なる。またこれによつてS2,S3,S5のレベルは“1"から
“0"になり、CPU1のホールトモードが解除されると同時
にRAMチツプ111へのアクセスが可能になる。CPU1はこの
後、出力ポート87の出力を“1"から“0"に戻し、割込ル
ーチンを終了する（ステツプS108）。
収納部のドアフタ92を閉めると（ステツプS107）、ドア
スイツチ91がOFFになり、S4のレベルが“0"から“1"に
なる。またこれによつてS2,S3,S5のレベルは“1"から
“0"になり、CPU1のホールトモードが解除されると同時
にRAMチツプ111へのアクセスが可能になる。CPU1はこの
後、出力ポート87の出力を“1"から“0"に戻し、割込ル
ーチンを終了する（ステツプS108）。
［発明の効果］ 以上説明したように本発明によれば、接続手段は電子
機器と記憶カートリッジ間の複数の信号線を着脱可能に
接続し、１つのメモリアクセス可否信号から分割され、
電子機器より複数の信号線を介して送出される複数のメ
モリアクセス可否信号を複数の接続端子が受け取り、そ
の受け取ったメモリアクセス可否信号が同時に可のレベ
ルを満足するときに、記憶カートリッジ内のメモリアク
セスを可能にすることにより、電子機器に記憶カートリ
ッジをラフに着脱しても、その着脱時に接続手段の複数
の接続端子に同時に摺動ノイズが発生することが稀であ
るので、記憶カートリッジ内メモリの周辺機器の安定動
作が保証されるという効果がある。
機器と記憶カートリッジ間の複数の信号線を着脱可能に
接続し、１つのメモリアクセス可否信号から分割され、
電子機器より複数の信号線を介して送出される複数のメ
モリアクセス可否信号を複数の接続端子が受け取り、そ
の受け取ったメモリアクセス可否信号が同時に可のレベ
ルを満足するときに、記憶カートリッジ内のメモリアク
セスを可能にすることにより、電子機器に記憶カートリ
ッジをラフに着脱しても、その着脱時に接続手段の複数
の接続端子に同時に摺動ノイズが発生することが稀であ
るので、記憶カートリッジ内メモリの周辺機器の安定動
作が保証されるという効果がある。
第１図は電子タイプライタであつて、実施例のRAMカー
トリツジを適用したもののブロツク構成図、 第２図はETWのプリンタ部の詳細ブロツク構成図、 第３図は第１図のCPU1、RAMカートリツジ脱着コントロ
ーラ８及び外部のRAMカートリツジ11の内部とその周辺
回路を示す詳細回路図、 第４図はRAMカートリツジの着脱動作のタイミングチヤ
ート、 第５図はRAMカートリツジ着脱動作のための制御及びそ
の動作遷移を示すフローチヤートである。 図中、１……CPU、２……ROM、３……RAM、４……キー
ボード、５……表示器、６……プリンタ、７……プリン
タコントローラ、８……着脱コントローラ、91……ドア
スイツチ、10……コネクタ、11……RAMカートリツジ、1
2……電圧検出回路、13……電源回路、15……パワース
イツチ、16……バツテリである。
トリツジを適用したもののブロツク構成図、 第２図はETWのプリンタ部の詳細ブロツク構成図、 第３図は第１図のCPU1、RAMカートリツジ脱着コントロ
ーラ８及び外部のRAMカートリツジ11の内部とその周辺
回路を示す詳細回路図、 第４図はRAMカートリツジの着脱動作のタイミングチヤ
ート、 第５図はRAMカートリツジ着脱動作のための制御及びそ
の動作遷移を示すフローチヤートである。 図中、１……CPU、２……ROM、３……RAM、４……キー
ボード、５……表示器、６……プリンタ、７……プリン
タコントローラ、８……着脱コントローラ、91……ドア
スイツチ、10……コネクタ、11……RAMカートリツジ、1
2……電圧検出回路、13……電源回路、15……パワース
イツチ、16……バツテリである。
Claims (1)
- 【請求項１】電子機器に対して着脱自在に構成された記
憶カートリッジにおいて、 前記電子機器と前記記憶カートリッジ間の複数の信号線
を着脱自在に接続する接続手段と、 前記電子機器より前記記憶カートリッジのメモリへのア
クセス可否を決定する１つのメモリアクセス可否信号か
ら分割され、前記電子機器より前記複数の信号線を介し
て送出される複数のメモリアクセス可否信号を、前記接
続手段においてそれぞれ受け取る複数の接続端子と、 前記複数の接続端子を介して入力された前記複数のメモ
リアクセス可否信号が同時にアクセス可のレベルを満足
するときに前記記憶カートリッジ内のメモリアクセスを
可能にする制御手段と、 を備えることを特徴とする記憶カートリッジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117631A JP2510993B2 (ja) | 1986-05-23 | 1986-05-23 | 記憶カ−トリツジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117631A JP2510993B2 (ja) | 1986-05-23 | 1986-05-23 | 記憶カ−トリツジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62275374A JPS62275374A (ja) | 1987-11-30 |
| JP2510993B2 true JP2510993B2 (ja) | 1996-06-26 |
Family
ID=14716496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61117631A Expired - Fee Related JP2510993B2 (ja) | 1986-05-23 | 1986-05-23 | 記憶カ−トリツジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510993B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101098A (ja) * | 1982-11-30 | 1984-06-11 | Toshiba Corp | 記憶装置における記憶情報の喪失防止装置 |
| JPS60167076A (ja) * | 1984-02-09 | 1985-08-30 | Tokyo Tatsuno Co Ltd | Ｉｃカ−ド読み取り・書き込み装置 |
| JPS6137557B2 (ja) * | 1977-12-19 | 1986-08-25 | Hisaka Works Ltd |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6137557U (ja) * | 1984-08-09 | 1986-03-08 | オムロン株式会社 | Ｉｃカ−ドの接点部接続構造 |
-
1986
- 1986-05-23 JP JP61117631A patent/JP2510993B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6137557B2 (ja) * | 1977-12-19 | 1986-08-25 | Hisaka Works Ltd | |
| JPS59101098A (ja) * | 1982-11-30 | 1984-06-11 | Toshiba Corp | 記憶装置における記憶情報の喪失防止装置 |
| JPS60167076A (ja) * | 1984-02-09 | 1985-08-30 | Tokyo Tatsuno Co Ltd | Ｉｃカ−ド読み取り・書き込み装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62275374A (ja) | 1987-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |