JPS59100906A - シ−ケンスコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、プロセス制御等に用いられるシーケンスコン
トローラの改良に関する。

〔発明の技術的背景とその問題点〕

電動機、流量調整用パルプ、計測器等の被制御対象を、
プロセス制御する制御手段としてシーケンスコントロー
ラがある。以下第１図を参照して、この様従゛来のシー
ケンスコントローラの一例を説明する。

第１図に示すシーケンスコントローラ１は、中央演算処
理装置（以下、ＣＰＵと称する）２、記憶装置としての
メモリ３、入出力制御装置（以下、Ｉｌｏと称する）４
から構成されており、被制御対象としての被制御機器５
を制御する。

上記構成のシーケンスコントローラ１ば、メモリ３に記
憶されている制御プログラムを、ＣＰＵ２の指令に基づ
いてアドレス指令信号Ａ及びチップセレクト信号Ｂによ
ってデータ信号Ｃとして逐一読出され、ＣＰＵ２に入力
される。ＣＰＵ’　２では、このデータ信号Ｃを解読し
て、この解読結果により　Ｉｌｏ　４を介して被制御機
器５との間で信号授受を行ない被制御機器５を制御して
いる。

トコろで＼上記構成のシーケンスコントローラＩにおい
て、そのメモリ３に記憶されている制御プログラムでは
、被制御機器５の運転順序が冬季変化しても、この変化
分を補って制御し得る場合と、シーケンスコントローラ
１と被制御機器５との間のハードウェア的な電気的接続
は不変であるもののプロセス制御される処理対象物の性
質上、被制御機器５の運転順序を大幅に変化しなければ
ならず上記制御プログラムでは制御不可能な場合がある
。上記制御プログラムで制御不可能な場合は、制御プロ
グラム自体を全く異なるもの組替えなければならない。

そこで、従来においては、メモリ３に記憶される制御プ
ログラムを、必要毎に組替える方法、或いは事前に組替
え完了した制御プログラムを記憶したメモリ素子を前記
メモリ３におけるメモリ素子と交換する方法が採用され
ていた。

しかしながら上述した方法では、シーケンスコントロー
ラＩと被制御機器５との間で授受される各種データが、
メモリ３における素子の交換に際し、制御電源のしゃ断
等に伴って破壊される恐れがあり、制御プログラムと制
御データの保存には多大な注意が必要とされる。従って
、制御プログラムの切替え、すなわち、制御仕様の変更
に迅速性が〜要求されるプロセス制御上問題となってい
る。

〔発明の目的〕

本発明は上記事情に基づいてなされたもので、制御プロ
グラム、制御データ等の各種データを破壊する恐れをな
くしつつ迅速に制御仕様を変更実施することが可能なシ
ーケンスコントローラを提供することを目的とする。

〔発明の概要〕

本発明によるシーケンスコントローラは上記目的を達成
するために、次のように構成したことを特徴としている
。即ち、制御仕様の異なった複数の制御プログラムを各
別に記憶している複数の記憶装置に対し、選択装置によ
りその中の１つの記憶装置を選択して、この選択された
記憶装置に記憶されている制御プログラムをＣＰＵによ
り触読し、この解読によるＣＰＵからの制御信号及び被
制御機器からの状態信号をＩｌｏによシ授受するように
構成したものである。

〔発明の実施例〕

以下、本発明の一実施例を図面を参照して説明する。第
２図は、本発明によるシーケンスコントローラの一実施
例を示すブロック図であシ、第２図において第１図と同
一部分には同一符号を付してその説明は省略し、ここで
は異なる部分についてのみを説明する。つまシ第２図に
示すシーケンスコントローラ６は、ＣＰＵ２．　Ｉｌｏ
　４　、記憶装置としての第１のメモリ７、第２のメモ
リ８゜及び選択装置９から構成され、上記Ｉ１０４はＣ
ＰＵ２と被制御機器５との間で信号の授受を行なうよう
にしている。また、ＣＰＵ２からのチップセレクト信号
Ｂは、選択装置９内の第１．第２のアンド素子９Ａ、９
Ｂの一方の入力端に入力され、且つ他方の入力端には図
示６イ”、′口”側に切替可能なメモリ選択スイッチ９
Ｃを介して、電圧信号Ｖｏが選択されて入力されている
。さらに、第１．第２のアンド素子９Ａ、９Ｂの出方は
第１のメモリ７に対応する第１のチップセレクト信号Ｂ
１＋第２のメモリ８に対応する第２のテクプセレクト信
号Ｂ２として、夫々第１．第２のメモリ７．８に大功さ
れるようにしている。

次に、上記のように構成された本実施例の動作について
説明する。今、まず第２図に示すように選択装置９にお
けるメモリ選択スイッチ９Ｃを図示６イ”側に閉じると
、チップセレクト信号Ｂと、電圧信号Ｖｏとのアンド条
件が成立し、チップセレクト信号Ｂは第１のアンド素子
９Ａを介して第１のチップセレクト信号Ｂ１として第１
のメモリ７に入力される。（なお第２のアンド素子９Ｂ
はアンド条件が成立しないために信号出力は行なわない
。）従って、ＣＰＵ　２から出力されるアドレス指令信
号Ａは第１．第２のメモリ７．８に対して並列に与えら
れるが、チップセレクト信号Ｂは第２のアンド素子９Ｂ
にて送出が阻止されるため、第１のメモリ７にのみ実際
に与えられる。これによｐ、ＣＰＵ、’は第１−のメモ
リ７に記憶されている制御プログラムをデータ信号Ｃと
して読込み、その解読結果に基づいてＩｌｏ　４を介し
て被制御機器５との間で制御信号の授受を行ない、被制
御機器５を第１のメモリ７に記憶されている制御プログ
ラムの制御仕様に基づいた制御を行なう。

次に、選択装置９のメモリ選択スイッチ９Ｃを図示口”
側に閉じると、チップセレクト信号Ｂは第２のアンド素
子９Ｂを介して第２のメモリ８に入力される。これによ
シ、上記第１のメモリ７に記憶されている制御プログラ
ムに代えて鋲２のメモリ８に記憶されている制御プログ
ラムがＣＰＵ　２に読込まれ、この制御プログラムに基
づき、Ｉｌｏ　４を介して被制御機器５を所定の制御仕
様によ多制御する。

以上述べた本実施例によれば、第１．第２のメモリー７
．８に予じめ異なった制御仕様の制御プログラムを畳込
んでおき、選択装置９を操作することによシ速みやかに
制御プログラムの切替え、つま多制御仕様の変更実施が
可能となる。

従って使用していない第１のメモリ７あるいは第２のメ
モリ８をシーケンスコントローラ６から取外す必要もな
く、また切替以前に使用していた第１のメモリ７或いは
第２のメモリ８に記憶されていた制御データも、制御電
源のしゃ断等に伴って破壊されることがない。よって第
１のメモリ７或いは第２のメモリ８に記憶されている各
制御プログラムの再使用に際しては、従来のようなデー
タの再設定等の煩わしさも力くなシ、運転、保守の面で
も極めて有効的となる。

本発明は上記実施例に限定されるものではない。例えば
、メモリの数は、２個に限らず３個以上の複数でも可能
である。この場合、アンド素子、メモリ選択スイッチ９
Ｃの数及び接続構成を変更し、スイッチ操作によシ１つ
のメモリが選択されるようにすればよい。

また、第３図に示すように単にメモリ選択スイッチ９Ｃ
からなる選択装置１０を採用しても、支障なく動作させ
ることができる。

上記の他に本発明は、その要旨を変更しない範囲で種々
変形して実施することができる。

〔発明の効果〕

以上述べたように本発明では、制御仕様の異なった複数
の制御プログラムを各別に記憶している複数の記憶装置
に対して、選択装置によシその中の１つの記憶装置を選
択し、この選択された記憶装置に記憶されている制御プ
ログラムをＣＰＵによシ解読し、この解読によるＣＰＵ
からの制御信号及び被制御機器からの状態信号をＩｌｏ
によシ授受するように構成したので、制御プログラム及
び制御データ等の各種データを破壌する恐れをなくしつ
つ、迅速に制御仕様を切替変更することが可能なシーケ
ンスコントローラが提供できる。

【図面の簡単な説明】

第１図は従来のシーケンスコントローラを示すブロック
図、第２図は本発明によるシーケンスコントローラの一
実施例を示すブロック図、第３垣は本発明の他の実施例
を示す構成図である。 Ｚ・・・ＣＰＵ、４・・・Ｉｌｏ、５・・・被制御機器
、６・・・シーケンスコントローラ、７，８・・・第１
．第２（７）メモリ、９，１０・・・選択装置。

Claims (1)

【特許請求の範囲】
1. 制御仕様の異なった複数の制御プログラムを各別に記憶
   している複数の記憶装置と、この複数の記憶装置の中か
   ら１つの記憶装置を選択する選択装置と、この選択装置
   によシ選択された記憶装置に記憶されている制御プログ
   ラムを解読する中央演算処理装置と、この中央演算処理
   装置からの制御信号を被制御機器に出力するとともに前
   記被制御機器からの状態信号を前記中央演算処理装置に
   入力する入出力制御装置とから構成されたことを特徴と
   するシーケンスコントローラ。