JPS6136271B2 - - Google Patents
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- Publication number
- JPS6136271B2 JPS6136271B2 JP55084823A JP8482380A JPS6136271B2 JP S6136271 B2 JPS6136271 B2 JP S6136271B2 JP 55084823 A JP55084823 A JP 55084823A JP 8482380 A JP8482380 A JP 8482380A JP S6136271 B2 JPS6136271 B2 JP S6136271B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- section
- power supply
- sections
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 125000004122 cyclic group Chemical group 0.000 claims description 12
- 238000000034 method Methods 0.000 description 6
- 230000015654 memory Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
本発明は入力制御装置に関し、特にシーケンス
コントローラ、マイクロコントローラ等のように
多数の情報入出力装置を有する制御装置に適用し
て好適ならしめたものである。
コントローラ、マイクロコントローラ等のように
多数の情報入出力装置を有する制御装置に適用し
て好適ならしめたものである。
従来この種の制御装置として第１図に示すよう
な構成のものがあつた。すなわちCPU部１を中
心にメモリ部２と、出力部３と、多数の入力コン
トロール部４Ａ〜４Ｋと、これに対応する入力部
５Ａ〜５Ｋとが共通信号線６によつて接続され、
電源部７から電源が供給されることにより入力部
５Ａ〜５Ｋを介してプロセスの入力信号SA〜SK
を制御信号として読込んで演算処理を実行し、か
くして制御装置としての機能を果すようになされ
ている。
な構成のものがあつた。すなわちCPU部１を中
心にメモリ部２と、出力部３と、多数の入力コン
トロール部４Ａ〜４Ｋと、これに対応する入力部
５Ａ〜５Ｋとが共通信号線６によつて接続され、
電源部７から電源が供給されることにより入力部
５Ａ〜５Ｋを介してプロセスの入力信号SA〜SK
を制御信号として読込んで演算処理を実行し、か
くして制御装置としての機能を果すようになされ
ている。
ところでこの従来の制御装置において、入力部
５Ａ〜５Ｋとして第２図に示す如きフオトアイソ
レータ構成の入力回路が用いられている。各入力
部５Ａ〜５Ｋには並列に電源部７から電源電流が
与えられ、この電源電流が各入力部５Ａ〜５Ｋの
フオトアイソレータ１１に与えられる。アイソレ
ータ１１はｎ個の例えば接点入力でなるプロセス
入力信号SA1〜SAoに対応するフオトカプラＫ１
〜Knを有し、プロセス入力信号SA1〜SAoの状態
に応じて制限抵抗R1〜Ｒoを介して電流を流し、
かくして入力レベル信号IA1〜IAoを入力コント
ロール回路４Ａ〜４Ｋに送出する。入力コントロ
ール部４Ａ〜４Ｋは第３図に示す如く、これらの
入力レベル信号をゲート回路１２にて受ける。こ
のゲート回路１２はCPU部１から共通信号線６
を介して送られて来るアドレス信号に応じてアド
レス一致回路１３で生成されるゲートコントロー
ル信号GTが与えられ、このゲートコントロール
信号GTによりゲート回路１２をコントロールし
て入力信号IA1〜IAoを共通信号線６を介して
CPU部１に伝送する。
５Ａ〜５Ｋとして第２図に示す如きフオトアイソ
レータ構成の入力回路が用いられている。各入力
部５Ａ〜５Ｋには並列に電源部７から電源電流が
与えられ、この電源電流が各入力部５Ａ〜５Ｋの
フオトアイソレータ１１に与えられる。アイソレ
ータ１１はｎ個の例えば接点入力でなるプロセス
入力信号SA1〜SAoに対応するフオトカプラＫ１
〜Knを有し、プロセス入力信号SA1〜SAoの状態
に応じて制限抵抗R1〜Ｒoを介して電流を流し、
かくして入力レベル信号IA1〜IAoを入力コント
ロール回路４Ａ〜４Ｋに送出する。入力コントロ
ール部４Ａ〜４Ｋは第３図に示す如く、これらの
入力レベル信号をゲート回路１２にて受ける。こ
のゲート回路１２はCPU部１から共通信号線６
を介して送られて来るアドレス信号に応じてアド
レス一致回路１３で生成されるゲートコントロー
ル信号GTが与えられ、このゲートコントロール
信号GTによりゲート回路１２をコントロールし
て入力信号IA1〜IAoを共通信号線６を介して
CPU部１に伝送する。
このように従来は第２図に示すように電源部７
から各入力回路に対して直接に、電源電流を供給
すると同時に、第１図に示すように、各入力部５
Ａ〜５Ｋに対して並列に電源電流を供給してい
た。従つてプロセスの入の状態によつては総入力
回路数分の電源容量を有する電源を用意する必要
があり、また既設の入力部を増設する場合は既設
の電源容量の不足のため電源装置の追加の必要が
生じたりするなど問題点も多く、また外形が大き
くなつたり、電源容量が大きくなることに伴なく
発熱による装置の温度上昇などの問題があつた。
から各入力回路に対して直接に、電源電流を供給
すると同時に、第１図に示すように、各入力部５
Ａ〜５Ｋに対して並列に電源電流を供給してい
た。従つてプロセスの入の状態によつては総入力
回路数分の電源容量を有する電源を用意する必要
があり、また既設の入力部を増設する場合は既設
の電源容量の不足のため電源装置の追加の必要が
生じたりするなど問題点も多く、また外形が大き
くなつたり、電源容量が大きくなることに伴なく
発熱による装置の温度上昇などの問題があつた。
本発明は、上記のような欠点を除去するために
なされたもので、複数の入力部に各々電源供給制
御部を設けると共に上記入力部から送出される入
力信号を各々記憶する入力バツフア部を備え、上
記入力部及び入力バツフア部への入力信号の入力
動作と同期させつつサイクリツクに駆動すること
により入力信号を例えば基板収納単位の入力部に
繰返し読込み得るようにし、かくして入力部の数
の増加に無関係に、１枚の基板に実装された入力
回路数分の電源容量を有する電源を準備するだけ
で済み、入力部が増設された場合にも電源装置の
新たな追加設置を不用とすると共に装置自体を小
型化できる入力制御装置を提供しようとするもの
である。
なされたもので、複数の入力部に各々電源供給制
御部を設けると共に上記入力部から送出される入
力信号を各々記憶する入力バツフア部を備え、上
記入力部及び入力バツフア部への入力信号の入力
動作と同期させつつサイクリツクに駆動すること
により入力信号を例えば基板収納単位の入力部に
繰返し読込み得るようにし、かくして入力部の数
の増加に無関係に、１枚の基板に実装された入力
回路数分の電源容量を有する電源を準備するだけ
で済み、入力部が増設された場合にも電源装置の
新たな追加設置を不用とすると共に装置自体を小
型化できる入力制御装置を提供しようとするもの
である。
以下対応部分に同一符号を附して示す図面につ
いて本発明の一例を詳述しよう。この実施例の場
合入力部５Ａ〜５Ｋとして第４図の構成のものを
用いる。すなわち従来の回路構成に加えて、サイ
クリツク駆動信号CDによりフオトアイソレータ
１６及び抵抗１５を介して、電源部７の出力電流
を導通、非導通制御するスイツチングトランジス
タ１７を追加し、このスイツチングトランジスタ
１７が導通状態となつたときプロセス入力信号
SA1〜SAoのうちオン状態にあるものを通じて電
流が供給され、アイソレータ１１の対応するフオ
トカプラＫ１〜Knを介して入力信号IA1〜IAoと
して送出される。これに対してスイツチングトラ
ンジスタ１７が非導通のときは、電源部７はほと
んど無負荷に近い状態となる。
いて本発明の一例を詳述しよう。この実施例の場
合入力部５Ａ〜５Ｋとして第４図の構成のものを
用いる。すなわち従来の回路構成に加えて、サイ
クリツク駆動信号CDによりフオトアイソレータ
１６及び抵抗１５を介して、電源部７の出力電流
を導通、非導通制御するスイツチングトランジス
タ１７を追加し、このスイツチングトランジスタ
１７が導通状態となつたときプロセス入力信号
SA1〜SAoのうちオン状態にあるものを通じて電
流が供給され、アイソレータ１１の対応するフオ
トカプラＫ１〜Knを介して入力信号IA1〜IAoと
して送出される。これに対してスイツチングトラ
ンジスタ１７が非導通のときは、電源部７はほと
んど無負荷に近い状態となる。
この入力部５Ａ〜５Ｋには第５図に示すよう
に、外部に設けられたサイクリツクコントロール
部２１によつて順次サイクリツク駆動信号DV1〜
DVkが与えられる。これによりアイソレータ１１
から入力された入力信号IA1〜IAoはそれぞれ対
応する入力バツフアコントロール部２２Ａ〜２２
Ｋに順次サイクリツク駆動信号DV1〜DVkが与え
られることによりサイクリツクに読込まれる。す
なわち各入力部５Ａ〜５Ｋにサイクリツク駆動信
号DV1〜DVkが与えられると同時に読込ゲート２
３Ａ〜２３Ｋがこのサイクリツク駆動信号DV1〜
DVkによつて開かれて入力信号IA〜IKがバツフ
アメモリ２４Ａ〜２４Ｋに書き込まれる。これら
の入力信号IA〜IKのメモリ情報は第１図につい
て上述した従来と同様にして共通信号線６により
ゲート回路２５Ａ〜２５Ｋがコントロールされて
CPU部１に伝送される。
に、外部に設けられたサイクリツクコントロール
部２１によつて順次サイクリツク駆動信号DV1〜
DVkが与えられる。これによりアイソレータ１１
から入力された入力信号IA1〜IAoはそれぞれ対
応する入力バツフアコントロール部２２Ａ〜２２
Ｋに順次サイクリツク駆動信号DV1〜DVkが与え
られることによりサイクリツクに読込まれる。す
なわち各入力部５Ａ〜５Ｋにサイクリツク駆動信
号DV1〜DVkが与えられると同時に読込ゲート２
３Ａ〜２３Ｋがこのサイクリツク駆動信号DV1〜
DVkによつて開かれて入力信号IA〜IKがバツフ
アメモリ２４Ａ〜２４Ｋに書き込まれる。これら
の入力信号IA〜IKのメモリ情報は第１図につい
て上述した従来と同様にして共通信号線６により
ゲート回路２５Ａ〜２５Ｋがコントロールされて
CPU部１に伝送される。
このように入力して信号IA〜IKをサイクリツ
クに読込む過程において、これと同期して電源部
７から各入力部５Ａ〜５Ｋに順次電源が供給され
るので電源部７の電源容量は各入力部５Ａ〜５Ｋ
に含まれるｎ個の入力回路分の容量で済む。
クに読込む過程において、これと同期して電源部
７から各入力部５Ａ〜５Ｋに順次電源が供給され
るので電源部７の電源容量は各入力部５Ａ〜５Ｋ
に含まれるｎ個の入力回路分の容量で済む。
なお図示説明はしないが、これらのサイクリツ
ク回路部には、自動的に繰返し読込みを実現する
ための入力部の設定機能が用意されているものと
する。
ク回路部には、自動的に繰返し読込みを実現する
ための入力部の設定機能が用意されているものと
する。
また上述の実施例では、入力部５Ａ〜５Ｋから
入力信号IA〜IKを読込むにつきフオトアイソレ
ータを使用した場合を述べたが、フオトアイソレ
ータの代りにリレー、トランス等を用いても良
い。さらに電源を供給するための回路のオン、オ
フ制御を、トランジスタ１７によるスイツチング
によつて実行するようにしたがこれに代えサイリ
スタあるいはトライアツク等の素子を用いても良
い。
入力信号IA〜IKを読込むにつきフオトアイソレ
ータを使用した場合を述べたが、フオトアイソレ
ータの代りにリレー、トランス等を用いても良
い。さらに電源を供給するための回路のオン、オ
フ制御を、トランジスタ１７によるスイツチング
によつて実行するようにしたがこれに代えサイリ
スタあるいはトライアツク等の素子を用いても良
い。
以上のように本発明によれば、複数の入力部に
各々電源供給制御部を設けると共に上記入力部か
ら送出される入力信号を々記憶する入力バツフア
部を備え、上記入力部及び入力バツフア部への入
力信号の入力動作と同期させつつサイクリツクに
駆動する構成を採つたことから、複数の入力部に
同時又は次々に到来する信号を１つの入力部を駆
動させる容量の電源部で入力動作ができることと
なり、複数の入力部を駆動させる電源部の小容量
化を達成できる効果を奏する。また従来の装置に
較べて入力部に対する電源装置を小型、安価にし
得ると共に、入力部の増設に伴なつて電源容量を
増大する必要がなく、従つてシステムの変更を一
段と容易にし得る。
各々電源供給制御部を設けると共に上記入力部か
ら送出される入力信号を々記憶する入力バツフア
部を備え、上記入力部及び入力バツフア部への入
力信号の入力動作と同期させつつサイクリツクに
駆動する構成を採つたことから、複数の入力部に
同時又は次々に到来する信号を１つの入力部を駆
動させる容量の電源部で入力動作ができることと
なり、複数の入力部を駆動させる電源部の小容量
化を達成できる効果を奏する。また従来の装置に
較べて入力部に対する電源装置を小型、安価にし
得ると共に、入力部の増設に伴なつて電源容量を
増大する必要がなく、従つてシステムの変更を一
段と容易にし得る。
第１図は従来の入力制御装置を示す系統図、第
２図及び第３図はその入力部及び入力コントロー
ル部の構成を示す接続図、第４図は本発明に依る
入力制御装置に用いる入力部を示す接続図、第５
図は本発明に依る入力制御装置の一例を示すブロ
ツク図である。 １：CPU部、２：メモリ部、３：出力部、４
Ａ〜４Ｋ：入力コントロール部、５Ａ〜５Ｋ：入
力部、６：共通信号線、７：電源部、１１，１
６：フオトアイソレータ、１２：ゲート回路、１
３：アドレス一致回路、１７：スイツチングトラ
ンジスタ、２１：サイクリツクコントロール部、
２２Ａ〜２２Ｂ：入力バツフアコントロール部、
２３：読込ゲート、２４Ａ〜２４Ｋ：バツフアメ
モリ。
２図及び第３図はその入力部及び入力コントロー
ル部の構成を示す接続図、第４図は本発明に依る
入力制御装置に用いる入力部を示す接続図、第５
図は本発明に依る入力制御装置の一例を示すブロ
ツク図である。 １：CPU部、２：メモリ部、３：出力部、４
Ａ〜４Ｋ：入力コントロール部、５Ａ〜５Ｋ：入
力部、６：共通信号線、７：電源部、１１，１
６：フオトアイソレータ、１２：ゲート回路、１
３：アドレス一致回路、１７：スイツチングトラ
ンジスタ、２１：サイクリツクコントロール部、
２２Ａ〜２２Ｂ：入力バツフアコントロール部、
２３：読込ゲート、２４Ａ〜２４Ｋ：バツフアメ
モリ。
Claims (1)
- １ 複数の入力部から入力信号を読込んで中央処
理部へ伝送するようになされた入力制御装置にお
いて、上記複数の入力部に接続された共通の電源
部と、上記複数の入力部にそれぞれ設けられ上記
共通の電源部から到来する電源の受け入れを制御
する電源供給制御回路と、上記入力部から送出さ
れる入力信号をそれぞれ記憶する入力バツフアコ
ントロール部と、上記入力部及び上記バツフアコ
ントロール部にサイクリツク駆動信号を与えるサ
イクリツクコントロール部とを備え、上記サイク
リツクコントロール部は上記各入力部及びこれに
対応する上記入力バツフアコントロール部への入
力信号の入力動作と同期させつつ上記サイクリツ
ク駆動信号を順次与えることにより各上記入力部
の電源供給制御回路を駆動して当該１つの入力部
に上記電源部からの電源を供給することを特徴と
する入力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8482380A JPS578827A (en) | 1980-06-19 | 1980-06-19 | Input controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8482380A JPS578827A (en) | 1980-06-19 | 1980-06-19 | Input controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS578827A JPS578827A (en) | 1982-01-18 |
| JPS6136271B2 true JPS6136271B2 (ja) | 1986-08-18 |
Family
ID=13841464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8482380A Granted JPS578827A (en) | 1980-06-19 | 1980-06-19 | Input controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS578827A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3347483A1 (de) * | 1983-12-29 | 1985-07-11 | GAO Gesellschaft für Automation und Organisation mbH, 8000 München | Vorrichtung zur sicherung geheimer informationen |
| JPS62172237U (ja) * | 1986-04-19 | 1987-10-31 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5566012A (en) * | 1978-11-09 | 1980-05-19 | Fuji Electric Co Ltd | Input signal circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101935U (ja) * | 1977-12-28 | 1979-07-18 |
-
1980
- 1980-06-19 JP JP8482380A patent/JPS578827A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5566012A (en) * | 1978-11-09 | 1980-05-19 | Fuji Electric Co Ltd | Input signal circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS578827A (en) | 1982-01-18 |
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