JPS5884442A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5884442A JPS5884442A JP18180481A JP18180481A JPS5884442A JP S5884442 A JPS5884442 A JP S5884442A JP 18180481 A JP18180481 A JP 18180481A JP 18180481 A JP18180481 A JP 18180481A JP S5884442 A JPS5884442 A JP S5884442A
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- Japan
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- impurity
- region
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- diffused
- impurity region
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
こＯ発明は半導体装置の製造方法に関する・ノ譬イー、
−９ＩＣ（集°積回路）、九とえばＩＪＩＣ（ａＴＡＮ
ＤＡＲＤ−ＢＵＲＲＩＩＤ−ＣＯＬＩ、ＩｃＴＯＲ）構
造紘第１図に示す通シである。す壜わち、Ｎ形半導体基
Ｉ［ｌの内表面ＫＮ形の不純物（木とえばアンチ峰ン）
を高濃度に拡散してＮ＋厘込み領域２を形成し九後、表
面にＮ形のエピタキシャル成長層を形成し、コレクタ電
極とＮ＋埋込み領域２とを接続する丸めの低抵抗領域３
を形成し、さらに＼ ペース領域４計よびエイツタ領域５を形成しえものであ
）、これはパイｔ−２集積回路（ＩＣ）におけるＮＰＮ
）ランジメタ０構造である。このトランジスタを飽和
領域で動作させ九とき電流路に抵抗成分が存在する。こ
の時の電流路を第ＩＥＫ太１ｍ＃で示す、これはトラン
ジスタの飽和電圧ｖｃｍ （８ａｔ ）で表わすことが
できる。この飽和電圧は第２ｆｉｌのム点Ｏ様な飽和領
域で、コレクタ電流（ＩＣ）とペーネ電流（１，）との
比がある値（たとえば５とか１０）Ｋなる点Ｏ値（ｖｏ
）である。
−９ＩＣ（集°積回路）、九とえばＩＪＩＣ（ａＴＡＮ
ＤＡＲＤ−ＢＵＲＲＩＩＤ−ＣＯＬＩ、ＩｃＴＯＲ）構
造紘第１図に示す通シである。す壜わち、Ｎ形半導体基
Ｉ［ｌの内表面ＫＮ形の不純物（木とえばアンチ峰ン）
を高濃度に拡散してＮ＋厘込み領域２を形成し九後、表
面にＮ形のエピタキシャル成長層を形成し、コレクタ電
極とＮ＋埋込み領域２とを接続する丸めの低抵抗領域３
を形成し、さらに＼ ペース領域４計よびエイツタ領域５を形成しえものであ
）、これはパイｔ−２集積回路（ＩＣ）におけるＮＰＮ
）ランジメタ０構造である。このトランジスタを飽和
領域で動作させ九とき電流路に抵抗成分が存在する。こ
の時の電流路を第ＩＥＫ太１ｍ＃で示す、これはトラン
ジスタの飽和電圧ｖｃｍ （８ａｔ ）で表わすことが
できる。この飽和電圧は第２ｆｉｌのム点Ｏ様な飽和領
域で、コレクタ電流（ＩＣ）とペーネ電流（１，）との
比がある値（たとえば５とか１０）Ｋなる点Ｏ値（ｖｏ
）である。
このようなパイｆ−ラトランジスタを、たとえばオーデ
ィオ用ｄワ−ＩＣの出力段として用いた場合、出力を充
分に出すためには飽和電圧Ｖｃｌ（Ｓａｔ ）が低いこ
とが望ましい。この飽和電圧ｖｃ＋ｃ （８ａｔ 、）
に主に影蕃を与えるのは電流路６のうち濃度の低い部分
の抵抗である。すなわち、第１Ｅのようなパイ一−ツＮ
ＰＮ ）ツンジスタでは、第３Ｅに破線で示し九ムおよ
びＢの領域が主に影響を与えていると考えられる。
ィオ用ｄワ−ＩＣの出力段として用いた場合、出力を充
分に出すためには飽和電圧Ｖｃｌ（Ｓａｔ ）が低いこ
とが望ましい。この飽和電圧ｖｃ＋ｃ （８ａｔ 、）
に主に影蕃を与えるのは電流路６のうち濃度の低い部分
の抵抗である。すなわち、第１Ｅのようなパイ一−ツＮ
ＰＮ ）ツンジスタでは、第３Ｅに破線で示し九ムおよ
びＢの領域が主に影響を与えていると考えられる。
本発明は上記事情に鍜みてなされたもので、その目的と
するところは、−導電形半導体層に第１の不純物番導入
した第１の不純物領域を形成し、この第１の不純物領域
にこの第１の不純物と同−導電形で拡散係数の異なる第
２の不純物を導入し九第２の不純物混入領域を形成しえ
Ｏち、熱拡散処理を行うことによシ前記第１０不純物領
域上に設けられる牛導体層に拡散係数の大きい方の不純
物を拡散させる仁とによって、電流路の低抵抗化を図ル
、飽和領域での飽和電圧を減少させることができる半導
体装置の製造方法を提供することにある。
するところは、−導電形半導体層に第１の不純物番導入
した第１の不純物領域を形成し、この第１の不純物領域
にこの第１の不純物と同−導電形で拡散係数の異なる第
２の不純物を導入し九第２の不純物混入領域を形成しえ
Ｏち、熱拡散処理を行うことによシ前記第１０不純物領
域上に設けられる牛導体層に拡散係数の大きい方の不純
物を拡散させる仁とによって、電流路の低抵抗化を図ル
、飽和領域での飽和電圧を減少させることができる半導
体装置の製造方法を提供することにある。
以下、本発明の一実施例をパイーー２ＩＣのＮＰＮ ）
ランジスタに適用し九場合について説明する。ｔず、第
４図（Ａ）に示すように、−導電形半導体基板、たとえ
ばＰ形像濃度シリリン基板１１の内表面に不純物として
アンチモノ（８ｋ）を高濃度に拡散して埋込み領域２２
を形成する。
ランジスタに適用し九場合について説明する。ｔず、第
４図（Ａ）に示すように、−導電形半導体基板、たとえ
ばＰ形像濃度シリリン基板１１の内表面に不純物として
アンチモノ（８ｋ）を高濃度に拡散して埋込み領域２２
を形成する。
次に、この埋込み領域２２０ペース形成領域と対向する
部分にアンチモノの拡散係数と異なる（たとえば３倍大
きい）不純物としてリンフ３を高濃度に拡散する。仁の
場合、リン単独の表面濃度はｌＸ１０６１ｇ 、ρＩ
冨１８０、接合の課電は３ｓ程度である０次に、第４図
−）に示すように、表面に厚さ九とえば１３＃ＯＮ形工
♂タキシャル成長層２４を形成する０次に、第４図（Ｑ
に示すように、熱処理をたとえば温度１２００℃で行う
ことによ〕、熱拡散係数がアンチモノよ〕も３倍大きい
リンを上方に熱拡散させ、後に形成されるペース・コレ
クタ接合部まで熱拡散させ、上方に突出し九潅込み領域
２２を形成する。この場合、ペース・工ζツタの深さと
濃度および熱処理時間を適宜選択しないと、工♂タキシ
ャル成長層１４Ｃ）濃度が上る丸めにペース・コレクタ
間の耐圧を小さくする影響がある。
部分にアンチモノの拡散係数と異なる（たとえば３倍大
きい）不純物としてリンフ３を高濃度に拡散する。仁の
場合、リン単独の表面濃度はｌＸ１０６１ｇ 、ρＩ
冨１８０、接合の課電は３ｓ程度である０次に、第４図
−）に示すように、表面に厚さ九とえば１３＃ＯＮ形工
♂タキシャル成長層２４を形成する０次に、第４図（Ｑ
に示すように、熱処理をたとえば温度１２００℃で行う
ことによ〕、熱拡散係数がアンチモノよ〕も３倍大きい
リンを上方に熱拡散させ、後に形成されるペース・コレ
クタ接合部まで熱拡散させ、上方に突出し九潅込み領域
２２を形成する。この場合、ペース・工ζツタの深さと
濃度および熱処理時間を適宜選択しないと、工♂タキシ
ャル成長層１４Ｃ）濃度が上る丸めにペース・コレクタ
間の耐圧を小さくする影響がある。
そこで、この耐圧を保つためにペース側にも空乏贋金の
ばす必要がある。し九がって、ペースの深さを深くして
更にペースの表面濃度を下げるようにする。
ばす必要がある。し九がって、ペースの深さを深くして
更にペースの表面濃度を下げるようにする。
まず、第４図（Ｃ’）Ｋ示□すように、Ｎ＋鳳込み取出
部２５およびアイソレージ盲ン部２ｄを形成する。これ
は、周知のようにたとえば温度１２ｏＯ℃で２時間４０
分Ｏ熱処理を行なうことによシ、同時に熱拡散で形成す
る。次に、第４図（ロ）に示すように、表面の酸化膜を
除去し、再度、酸化処理を行なうことによ〕表面に厚さ
約１ｓｏｏｌＯ酸化膜１１を形成する。この後、ペース
予定領域に酸化膜２１を通してＰ形不純物として一ロン
をイオン注入（たとえば６０ ｋ＠Ｖでドーズ量１．８
４ Ｘ １０” ／ｌｘ２注入）する、この後、たとえ
ば温度１２００℃で２時間２０分の熱拡散を行うことに
よシペース領域２８を形成する０次に、ｙ形不純物とし
てリンをイオン注入し、たとえば温［１１００℃で熱拡
散することによ〕導電ツタ領域２ｇを形成し、第４図（
ロ）に示すようｔｋＡイＩ−ラＮＰＮ ）ランジスタを
構成する。
部２５およびアイソレージ盲ン部２ｄを形成する。これ
は、周知のようにたとえば温度１２ｏＯ℃で２時間４０
分Ｏ熱処理を行なうことによシ、同時に熱拡散で形成す
る。次に、第４図（ロ）に示すように、表面の酸化膜を
除去し、再度、酸化処理を行なうことによ〕表面に厚さ
約１ｓｏｏｌＯ酸化膜１１を形成する。この後、ペース
予定領域に酸化膜２１を通してＰ形不純物として一ロン
をイオン注入（たとえば６０ ｋ＠Ｖでドーズ量１．８
４ Ｘ １０” ／ｌｘ２注入）する、この後、たとえ
ば温度１２００℃で２時間２０分の熱拡散を行うことに
よシペース領域２８を形成する０次に、ｙ形不純物とし
てリンをイオン注入し、たとえば温［１１００℃で熱拡
散することによ〕導電ツタ領域２ｇを形成し、第４図（
ロ）に示すようｔｋＡイＩ−ラＮＰＮ ）ランジスタを
構成する。
このようにして構成されたトランジスタのペース゛・コ
レクタのグロファイル（縦方向不純物分布）は第５図の
通）である、第５図において、一点鎖線で示した領域Ｗ
はコレクタ・ペース接合部で、ブレークダウン時点Ｏ空
乏層の幅である。なお、従来のパイが一うＮＰＮ”トラ
ンジスタのペース・；レクタのグロ７ア゛イルｔ［６１
１０通夛で６る。との従来の構成では、場込み領域から
ペースまでの抵抗Ｆｉ２Ｘ１０″″２Ω１５２であう九
が、上記実施例によれば３．５ Ｘ １０ Ω／、、
２であシ、約２０−〇値に減少させることができた。こ
れによ〕、トクンジスタＯ麹和電圧ｖｃ。
レクタのグロファイル（縦方向不純物分布）は第５図の
通）である、第５図において、一点鎖線で示した領域Ｗ
はコレクタ・ペース接合部で、ブレークダウン時点Ｏ空
乏層の幅である。なお、従来のパイが一うＮＰＮ”トラ
ンジスタのペース・；レクタのグロ７ア゛イルｔ［６１
１０通夛で６る。との従来の構成では、場込み領域から
ペースまでの抵抗Ｆｉ２Ｘ１０″″２Ω１５２であう九
が、上記実施例によれば３．５ Ｘ １０ Ω／、、
２であシ、約２０−〇値に減少させることができた。こ
れによ〕、トクンジスタＯ麹和電圧ｖｃ。
（８ａｔ ）を著しく滅′少させゐことができ、出力特
性の良いものを得ることができた・また、ペース・コレ
クタ間の耐圧紘、低抵抗化にもかかわらず約８６Ｖであ
り九会エミッタを入れて増幅率（ｈｆ・）をｒ２００Ｊ
Ｉｉ度に１．走時、ニオツタ・コレクタ間の耐圧ｖｃ、
。社約１５′ｖであシ、充分デバイスとして使崩できた
。
性の良いものを得ることができた・また、ペース・コレ
クタ間の耐圧紘、低抵抗化にもかかわらず約８６Ｖであ
り九会エミッタを入れて増幅率（ｈｆ・）をｒ２００Ｊ
Ｉｉ度に１．走時、ニオツタ・コレクタ間の耐圧ｖｃ、
。社約１５′ｖであシ、充分デバイスとして使崩できた
。
以上説明したように本発明によれば、−導電形半導体層
に第１の不純物を導入した第１の不純物領域を形成し、
とＯ第１０不純−物領域にこの第１の不純物と同−導電
法で拡散係数の異なる第２の不純物を導入した第２の不
純物混入領域を形成したのち、熱拡散処理を行なうこと
によシ前記第１の不純物領域上に設けられる半導体層に
拡散係数の大きい方の不純物を拡散させることによって
、電流路の低抵抗化を図）、飽和領域での飽和電圧を減
少させることができる半導体装置の製造方法を提供で龜
る。
に第１の不純物を導入した第１の不純物領域を形成し、
とＯ第１０不純−物領域にこの第１の不純物と同−導電
法で拡散係数の異なる第２の不純物を導入した第２の不
純物混入領域を形成したのち、熱拡散処理を行なうこと
によシ前記第１の不純物領域上に設けられる半導体層に
拡散係数の大きい方の不純物を拡散させることによって
、電流路の低抵抗化を図）、飽和領域での飽和電圧を減
少させることができる半導体装置の製造方法を提供で龜
る。
ｊ１１１図は従来のパイＩ−ラＩＣｔｌ）ＮＰＮ）ツン
ジスタの構造を説明するための断面図、第２図は第１図
に示すトランジスタの；レクタ電流・電圧特性曲線図、
第３図は第１図に示すトランジスタの飽和領域動作時に
おける低抵抗化対策を説明するための断面図、第４図■
〜（ロ）は本発Ｖ１Ｏ−実施例を工程順に説明するため
の構造断面図、第５図は同実施例で製造されたトランジ
スタにおけるコレクタ・ペースのプ關ファイル、第６図
は従来の／ぐイＩ−ラトランジスタにおけるコレクター
ペースのグロファイルである。 １１・・・シリコン基板、Ｊ！−・・壌込み領域、２４
・・・エピタキシャル成長層、ＸＳ・−壌込み取出部、
２６・・・アイソレージ１ン部、ＪＦ−１１化膜、２８
・・・ペース領域、１１１・−ニオツタ領域。 出願人代理人 弁理士 鈴 江 武 彦ｔＪ１図 １１２図 第３図 第４？！ｙ 第５図 第６図
ジスタの構造を説明するための断面図、第２図は第１図
に示すトランジスタの；レクタ電流・電圧特性曲線図、
第３図は第１図に示すトランジスタの飽和領域動作時に
おける低抵抗化対策を説明するための断面図、第４図■
〜（ロ）は本発Ｖ１Ｏ−実施例を工程順に説明するため
の構造断面図、第５図は同実施例で製造されたトランジ
スタにおけるコレクタ・ペースのプ關ファイル、第６図
は従来の／ぐイＩ−ラトランジスタにおけるコレクター
ペースのグロファイルである。 １１・・・シリコン基板、Ｊ！−・・壌込み領域、２４
・・・エピタキシャル成長層、ＸＳ・−壌込み取出部、
２６・・・アイソレージ１ン部、ＪＦ−１１化膜、２８
・・・ペース領域、１１１・−ニオツタ領域。 出願人代理人 弁理士 鈴 江 武 彦ｔＪ１図 １１２図 第３図 第４？！ｙ 第５図 第６図
Claims (3)
- （１） −導電形半導体層に第１の不純物を導入した
第１の不純物領域を形成し、この第１の不純物領域にこ
の第１０不純物と同一導電形で拡散係数ｏ４％愈る第２
０不純物を導入し九番キ＊゛ 第２０不純物混入領
域を形成 したのち、熱拡散処理を行うことによ）前記第１の不純
物領域上に設けられる半導体層に拡散係数の大きい方の
不純物を拡散させることを特徴とする半導体装置の製造
方法。 - （２） 前記第１の不純物領域はバイポーラＩＣの堀
込み層であシ、この埋込み層上に設けられるコレクタお
よびペース間を低抵抗化するため第２の不純物の拡散係
数よシ大きくしてコレクタ領域に第２の不純物を熱拡散
させることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - （３） 前記第１０不純物領域上に設けられる半導体
層は、第２の不純物領域を形成した後エピタキシャル成
長して形成したものであることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18180481A JPS5884442A (ja) | 1981-11-13 | 1981-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18180481A JPS5884442A (ja) | 1981-11-13 | 1981-11-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884442A true JPS5884442A (ja) | 1983-05-20 |
Family
ID=16107133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18180481A Pending JPS5884442A (ja) | 1981-11-13 | 1981-11-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884442A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390866U (ja) * | 1986-12-01 | 1988-06-13 | ||
| JPH0582532A (ja) * | 1991-09-20 | 1993-04-02 | Sharp Corp | パワートランジスタ |
| DE10044838A1 (de) * | 2000-09-11 | 2002-04-04 | Infineon Technologies Ag | Halbleiterbauelement |
-
1981
- 1981-11-13 JP JP18180481A patent/JPS5884442A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390866U (ja) * | 1986-12-01 | 1988-06-13 | ||
| JPH0582532A (ja) * | 1991-09-20 | 1993-04-02 | Sharp Corp | パワートランジスタ |
| DE10044838A1 (de) * | 2000-09-11 | 2002-04-04 | Infineon Technologies Ag | Halbleiterbauelement |
| DE10044838C2 (de) * | 2000-09-11 | 2002-08-08 | Infineon Technologies Ag | Halbleiterbauelement und Verfahren zur Herstellung eines solchen |
| US6806555B2 (en) | 2000-09-11 | 2004-10-19 | Infineon Technologies Ag | Semiconductor component and method for fabricating it |
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