JPS5880849A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5880849A JPS5880849A JP17999281A JP17999281A JPS5880849A JP S5880849 A JPS5880849 A JP S5880849A JP 17999281 A JP17999281 A JP 17999281A JP 17999281 A JP17999281 A JP 17999281A JP S5880849 A JPS5880849 A JP S5880849A
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 abstract description 12
- 238000001259 photo etching Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えはバイポーラ集積回路(以下、/′・ぐ
イI−ラIC)におけるNPN )ランジスタなどの半
導体装置に関する。
イI−ラIC)におけるNPN )ランジスタなどの半
導体装置に関する。
従来、ノ々イーーラIC中に形成されるNPN )ラン
ジスタは第1図0〜(h) K示すような工程で製造さ
れる。まず、第1図(a)に示すP形シリコン基板11
1Cシリコン酸化膜(以下StO,@)を形成し、この
8102膜の一部を除去してN形不純物をこのシリコン
基板11中に熱拡散させ、その後810□膜を除去して
第1図〜)K示すようなN+濶込層12を形成する。
ジスタは第1図0〜(h) K示すような工程で製造さ
れる。まず、第1図(a)に示すP形シリコン基板11
1Cシリコン酸化膜(以下StO,@)を形成し、この
8102膜の一部を除去してN形不純物をこのシリコン
基板11中に熱拡散させ、その後810□膜を除去して
第1図〜)K示すようなN+濶込層12を形成する。
次k、第1図(・)に示すようにシリコン基板l1表面
上KN形Vリコンエビタキシャル層rS(以下エピタキ
シャル層)を成長させる。
上KN形Vリコンエビタキシャル層rS(以下エピタキ
シャル層)を成長させる。
さもにこの二−−キシャル層13の表面に前記と同様の
ノターニング手段を用いてP形不純物を熱拡散し 11
11図−)k示すようKP形アイソレイシ、ン領域14
m、−14bを形成する・このアイソレイシ、y領域1
4m、14kを形成するための拡散(以下アイソレイシ
ョン拡散)工程は、高温で長時間にわたり行なわれる。
ノターニング手段を用いてP形不純物を熱拡散し 11
11図−)k示すようKP形アイソレイシ、ン領域14
m、−14bを形成する・このアイソレイシ、y領域1
4m、14kを形成するための拡散(以下アイソレイシ
ョン拡散)工程は、高温で長時間にわたり行なわれる。
したがって、先に纏め込んだ虻埋込層12がしみ出すよ
うKなり、その周一にN+埋込層のしみ出し領域IIが
形成される。
うKなり、その周一にN+埋込層のしみ出し領域IIが
形成される。
このようにして、エピタキシャル層11にアイソレイシ
ョン拡散を行なった後、NPN)ランノスタのコレクタ
抵抗を下げるために、コレクタコンタクトとなるところ
付近に対し、高II直のN形不純物の選択拡散を行ない
、第1図←)に示すようなコレクタN+領域l#を形成
する・なお、上記のようなコレクーr領域16を形成す
る工程を以下コレクタN+拡散と呼ぶととくする・コレ
クタN+領域16を形成した後、ペース領域を形成する
ため、@1図(f)に示すように、P形アイソレイショ
ン領域14m、14bで囲すれたエピタキシャル層13
の表面よりホクat熱拡散してP形のペース領域11を
形成する・さらに、第1図&1)に示すようKN形不純
物を熱拡散して、エミッタ領域18および高flk*N
形領域のコレクタコンタクト領域19を形成する。゛ そのおと、アルミ合金をl;!エーノ・表面に蒸着し、
配線ツヤターンを形成して/苛イポーラIOKおけるN
PNトランジスタの基本的構造が完成する。第1図色)
において、10.21.2Mは、ノ母ターニングされた
アルき合金による電極で、それぞれエミ、り電極、ベー
ス電極、コレクタ電極となる。
ョン拡散を行なった後、NPN)ランノスタのコレクタ
抵抗を下げるために、コレクタコンタクトとなるところ
付近に対し、高II直のN形不純物の選択拡散を行ない
、第1図←)に示すようなコレクタN+領域l#を形成
する・なお、上記のようなコレクーr領域16を形成す
る工程を以下コレクタN+拡散と呼ぶととくする・コレ
クタN+領域16を形成した後、ペース領域を形成する
ため、@1図(f)に示すように、P形アイソレイショ
ン領域14m、14bで囲すれたエピタキシャル層13
の表面よりホクat熱拡散してP形のペース領域11を
形成する・さらに、第1図&1)に示すようKN形不純
物を熱拡散して、エミッタ領域18および高flk*N
形領域のコレクタコンタクト領域19を形成する。゛ そのおと、アルミ合金をl;!エーノ・表面に蒸着し、
配線ツヤターンを形成して/苛イポーラIOKおけるN
PNトランジスタの基本的構造が完成する。第1図色)
において、10.21.2Mは、ノ母ターニングされた
アルき合金による電極で、それぞれエミ、り電極、ベー
ス電極、コレクタ電極となる。
上記のような構成のバイポーラICEおけるNPN )
ランジスタでは、アイソレイション拡散中にコレクタと
なるN+堀込層12の周囲に、しみ出し領域X5が形成
されるため、ペース領域17との間隔が狭くなり、NP
Nトランゾスタのペース・コレクタ間の逆耐電圧を高く
することが離しかった。
ランジスタでは、アイソレイション拡散中にコレクタと
なるN+堀込層12の周囲に、しみ出し領域X5が形成
されるため、ペース領域17との間隔が狭くなり、NP
Nトランゾスタのペース・コレクタ間の逆耐電圧を高く
することが離しかった。
この発明は上記のような点に鑑みなされたもので、コレ
クタとなるN+埋込層の周囲にアイソレイション拡散中
の高温によってしみ出し領域が形成されたとしても、ベ
ース・コレクタ間の耐圧を充分なものとするととのでき
る半導体装置を提供しようとするものである。
クタとなるN+埋込層の周囲にアイソレイション拡散中
の高温によってしみ出し領域が形成されたとしても、ベ
ース・コレクタ間の耐圧を充分なものとするととのでき
る半導体装置を提供しようとするものである。
以下図面を参照してこの発明の一実施飼を製造工程に基
づき説明する。まず、第2図(a)K示すようにP形シ
リコン基板11にノ母ターニングされたS10.膜!j
a 、、t 3bを形成し、フォトエツチングによりP
形シリコン基板11に対しおよそ5〜10μmの深さの
凹部24を形成する。
づき説明する。まず、第2図(a)K示すようにP形シ
リコン基板11にノ母ターニングされたS10.膜!j
a 、、t 3bを形成し、フォトエツチングによりP
形シリコン基板11に対しおよそ5〜10μmの深さの
凹部24を形成する。
つぎに第2図(b) K示すように1上記凹部I4の周
縁部で最終的に形成されるNPN )ランゾスタのコレ
クタコンタクト直下となる付近の810゜膜23m、:
Ilbを剥離し、高濃度のN形不純物を拡散して、ベー
ス領域直下I/cあたるとζろが陥没したような構造0
Null込層25を形成する。
縁部で最終的に形成されるNPN )ランゾスタのコレ
クタコンタクト直下となる付近の810゜膜23m、:
Ilbを剥離し、高濃度のN形不純物を拡散して、ベー
ス領域直下I/cあたるとζろが陥没したような構造0
Null込層25を形成する。
つぎに、第2図(=)に示すように、StO,膜を適宜
除去して、N+壌込層25の最終的に形成されるトラン
ゾスタのコレクタコンタクト直下Klたる部分に、N+
匍込層25よりもさらに高su1のN形不純物を拡散し
て、N++厘込部2#1゜26bを形成する。
除去して、N+壌込層25の最終的に形成されるトラン
ゾスタのコレクタコンタクト直下Klたる部分に、N+
匍込層25よりもさらに高su1のN形不純物を拡散し
て、N++厘込部2#1゜26bを形成する。
このあと、第・2図(d) K示すようにウェーへ金面
KN形エピタキシャル層21を形成する。
KN形エピタキシャル層21を形成する。
つぎに1高温、長時間のP形不純物拡散をエピタキシャ
ル層ISに対し行なって、第2図←)に示すようなP形
アイソレイシ、ン領域14m。
ル層ISに対し行なって、第2図←)に示すようなP形
アイソレイシ、ン領域14m。
14bを形成する。このアイソレイション領域形成工程
における高l1IFcよって、先に埋め込んであった高
濃度のN+壌込層25およびN++埋込部26m +
!’σbよりド形不純物がしみ出し、それぞれN+埋込
層しみ出し領域27m 、J’7bおよびN”II込部
しみ出し領域28m、labが形成される。
における高l1IFcよって、先に埋め込んであった高
濃度のN+壌込層25およびN++埋込部26m +
!’σbよりド形不純物がしみ出し、それぞれN+埋込
層しみ出し領域27m 、J’7bおよびN”II込部
しみ出し領域28m、labが形成される。
このあと、P形アイソレイシ、ン領域14*。
14bに囲まれたところのクエーハ表面にペース拡散用
の窓をノリーニングし、1iE2図(f)に示すように
ペース領域2gを形成する。
の窓をノリーニングし、1iE2図(f)に示すように
ペース領域2gを形成する。
つぎに、N形不純物を選択拡散し、812図−)K示す
ように工電ツタ領域30およびコレクタコンタクト領域
11 a * s t bを形成する。
ように工電ツタ領域30およびコレクタコンタクト領域
11 a * s t bを形成する。
このあと、フォトエツチングとアルミ合金の蒸着による
配線ノ譬ターニングを行なって、第2図(h)Jf−示
すようにコレクタ電極32m、112b、エミッタ電極
33、ペース電極34を形成してNPN )ランゾスタ
とするものである。
配線ノ譬ターニングを行なって、第2図(h)Jf−示
すようにコレクタ電極32m、112b、エミッタ電極
33、ペース電極34を形成してNPN )ランゾスタ
とするものである。
このように形成され、第2図色)に示すような構造のN
PN )ランジスタにおいては、まず、?埋込層25が
ウェーハ表面から従来のものより5〜10μm程度深く
なっており、コレクタとなるN+堀込地層5とペース領
域29との間隔が広くとれ、ペース・コレクタ間の逆耐
電圧を充分に設定することができる。その値は、従来の
ものと同一規格で製作した場合、およそ50 %6に善
された。また、N++埋込部26*、26bのしみ出し
たN”皺地部しみ出し領域28a、jlbがコレクタコ
ンタクト付近まで達し、コレクタコンタクト領域3rm
、albからコレクタとなるN+埋込層25に至る高@
IItt)N影領域が形成されるため、従来のようなコ
レクタr拡紅程を行なわなくとも充分にコレクタ抵抗の
小さいNPN トランジスタを構成できる。
PN )ランジスタにおいては、まず、?埋込層25が
ウェーハ表面から従来のものより5〜10μm程度深く
なっており、コレクタとなるN+堀込地層5とペース領
域29との間隔が広くとれ、ペース・コレクタ間の逆耐
電圧を充分に設定することができる。その値は、従来の
ものと同一規格で製作した場合、およそ50 %6に善
された。また、N++埋込部26*、26bのしみ出し
たN”皺地部しみ出し領域28a、jlbがコレクタコ
ンタクト付近まで達し、コレクタコンタクト領域3rm
、albからコレクタとなるN+埋込層25に至る高@
IItt)N影領域が形成されるため、従来のようなコ
レクタr拡紅程を行なわなくとも充分にコレクタ抵抗の
小さいNPN トランジスタを構成できる。
以上のように、この発明によれば、P形シリコン基板に
エツチングによって凹部を形成し、この凹部に対応して
コレクタとなるN+皺込地層形成したので、飼えばP形
アインレイシ、ン領域形成のために高温状態となり、N
+皺込地層らのしみ出し領域が形成されたとしても、ベ
ース領域、との間に充分な距離を設定することができ、
ペース・コレクタ間の耐電圧特性を充分に高いものとす
ることができる。
エツチングによって凹部を形成し、この凹部に対応して
コレクタとなるN+皺込地層形成したので、飼えばP形
アインレイシ、ン領域形成のために高温状態となり、N
+皺込地層らのしみ出し領域が形成されたとしても、ベ
ース領域、との間に充分な距離を設定することができ、
ペース・コレクタ間の耐電圧特性を充分に高いものとす
ることができる。
第1図(&)〜(h)は従来の半導体装置の製造工程を
説明する図、第2図(&)〜(h)はこの発明の一実施
例に係る半導体装置を製造工程に基づき説明する図であ
る。 11・・・P形シリコン基板、12.25・・・N′+
瀧込Ffh、zs・・・N形シリコンエピタキシャル層
、26 A 、 26 b−N” [地部、zya、z
yb・・・N+ m地層しみ出し領域N z ti
a # x g b・・・H++埋込部地部出し領域、
29・・・ベース領域、j。 ・・・エミ、り領域、19.31%、31b・・・コレ
クタコンタクト領域。
説明する図、第2図(&)〜(h)はこの発明の一実施
例に係る半導体装置を製造工程に基づき説明する図であ
る。 11・・・P形シリコン基板、12.25・・・N′+
瀧込Ffh、zs・・・N形シリコンエピタキシャル層
、26 A 、 26 b−N” [地部、zya、z
yb・・・N+ m地層しみ出し領域N z ti
a # x g b・・・H++埋込部地部出し領域、
29・・・ベース領域、j。 ・・・エミ、り領域、19.31%、31b・・・コレ
クタコンタクト領域。
Claims (1)
- 【特許請求の範囲】 表面に凹部を形成したP形シリコン基板と、上記凹部を
含んで上記P形シリコン基板に形成されたN形のN+堀
込層と、上記P形シリコン基板全面に成長形成されたN
形シリコンエ♂タキシャル層と、上記N+埋込層の真上
VCToたるN形シリコンエピタキシャル層に形成され
たペース領域と、上記ベース領域内に設けられた二ン。 夕領域とを具備したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17999281A JPS5880849A (ja) | 1981-11-10 | 1981-11-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17999281A JPS5880849A (ja) | 1981-11-10 | 1981-11-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5880849A true JPS5880849A (ja) | 1983-05-16 |
Family
ID=16075562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17999281A Pending JPS5880849A (ja) | 1981-11-10 | 1981-11-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5880849A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5269587A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Device and manufacture for high voltage resisting semiconductor |
-
1981
- 1981-11-10 JP JP17999281A patent/JPS5880849A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5269587A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Device and manufacture for high voltage resisting semiconductor |
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