JPS5880746A - マイクロコンピユ−タ自己診断方式 - Google Patents
マイクロコンピユ−タ自己診断方式Info
- Publication number
- JPS5880746A JPS5880746A JP56178861A JP17886181A JPS5880746A JP S5880746 A JPS5880746 A JP S5880746A JP 56178861 A JP56178861 A JP 56178861A JP 17886181 A JP17886181 A JP 17886181A JP S5880746 A JPS5880746 A JP S5880746A
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- JP
- Japan
- Prior art keywords
- program
- pulse train
- pulse
- period
- divided
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- Pending
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロコンビーータの動作を自己診断する
マイクロコンビーータ自己診断方式に関し、従来のウォ
ッチドッグ・タイマ方式を改良するものである。
マイクロコンビーータ自己診断方式に関し、従来のウォ
ッチドッグ・タイマ方式を改良するものである。
従来のウォッチドッグ・タイマ方式でＣｔ１制御プログ
ラムの特定個所にウォッチドッグ・タイマ・パルスを出
力するだめのザブルーテンを設け、マイクロコンビーー
タから出力されるつＡノチドノグ・タイマ・パルスの周
期を観測し、この周期が許容範囲から外れた時、マイク
ロコンビーータの動作に異常が生じた（暴走をはじめた
）として警報信号あるいはシステムリセット信号を出力
するものであった。
ラムの特定個所にウォッチドッグ・タイマ・パルスを出
力するだめのザブルーテンを設け、マイクロコンビーー
タから出力されるつＡノチドノグ・タイマ・パルスの周
期を観測し、この周期が許容範囲から外れた時、マイク
ロコンビーータの動作に異常が生じた（暴走をはじめた
）として警報信号あるいはシステムリセット信号を出力
するものであった。
しかし、この方式でｄ：、例えば制御プログラムの主要
部が、周期の変化するパルス列の入力による割込ルーチ
ンで構成されている場合等においては、パルス列の周期
の変化範囲が広い場合、前記ウォッチドッグ・タイマ・
パルスの周期の許容範囲を広くしなければならず、この
ため、周期の短いパルス列が入力している時、マイクロ
コンピュータに異常が起きた場合にも、ウォッチドッグ
・パルス周期の許容範囲内の上限時間（この間にはパル
スは多数入力される）待たなければ異常が判定できない
ことになり、応答性に問題があった。
部が、周期の変化するパルス列の入力による割込ルーチ
ンで構成されている場合等においては、パルス列の周期
の変化範囲が広い場合、前記ウォッチドッグ・タイマ・
パルスの周期の許容範囲を広くしなければならず、この
ため、周期の短いパルス列が入力している時、マイクロ
コンピュータに異常が起きた場合にも、ウォッチドッグ
・パルス周期の許容範囲内の上限時間（この間にはパル
スは多数入力される）待たなければ異常が判定できない
ことになり、応答性に問題があった。
本発明は、上記従来の欠点を除去するものであり、以下
に本発明の実施例について図面とともに説明する。
に本発明の実施例について図面とともに説明する。
第１図、第２図はそれぞれ本発明の実施例を示している
。第１図、第２図において、１はマイクロコンピュータ
、２はシフトレジスタである。また第３図は第１図のタ
イムチャート、第４図は第２図のタイムチャートである
。
。第１図、第２図において、１はマイクロコンピュータ
、２はシフトレジスタである。また第３図は第１図のタ
イムチャート、第４図は第２図のタイムチャートである
。
第１図、第３図において、パルス列ＰＡ（第３図ａ）を
マイクロコンビーータ１の外部割込端子の１つである（
ｉＮＴｌ）およびｎ段の７フトレジスタ２のクロック（
ＣＬＫ）端子に入力する。又、マイクロコンピュータ１
のウォッチドッグパルス出力端子（ＷＤＰ）はシフトレ
ジスタ２のリセット（ｎｓＴ）端子に、シフトレジスタ
２のＤ端子に電源電圧→Ｖをそれぞれ入力する、。
マイクロコンビーータ１の外部割込端子の１つである（
ｉＮＴｌ）およびｎ段の７フトレジスタ２のクロック（
ＣＬＫ）端子に入力する。又、マイクロコンピュータ１
のウォッチドッグパルス出力端子（ＷＤＰ）はシフトレ
ジスタ２のリセット（ｎｓＴ）端子に、シフトレジスタ
２のＤ端子に電源電圧→Ｖをそれぞれ入力する、。
マイクロコンビ＝−夕１の制御プログラムは、いくつか
に分割し、分割プログラノ、中の主要な分割プログラム
毎に、その分割フ狛グラムが実行された時、分割プログ
ラム毎の特定フラグをセットするプログラムを挿入する
。なお本実施例においては、主要な分割プログラム全て
の実行し１ノクルス列ＰＡ３周期以内に一巡するもので
ある。
に分割し、分割プログラノ、中の主要な分割プログラム
毎に、その分割フ狛グラムが実行された時、分割プログ
ラム毎の特定フラグをセットするプログラムを挿入する
。なお本実施例においては、主要な分割プログラム全て
の実行し１ノクルス列ＰＡ３周期以内に一巡するもので
ある。
マイクロコンビーータ１において、Ｊ―記ノζルス列Ｐ
ＡによるｉＮＴｌ割込ルーチン中では、・々ルス列ＰＡ
Ｓ回毎に、前記フラグをチＬツクし、各主要分割プログ
ラムに対応する各フラグ共ＩＦ常にセットされていれば
、暴走中でないと１〜でＷＤＰ端子からウォッチドッグ
パルスを出力し、シフトレジスタ２をリセットする（第
３図す、ｃ、ｆ）。
ＡによるｉＮＴｌ割込ルーチン中では、・々ルス列ＰＡ
Ｓ回毎に、前記フラグをチＬツクし、各主要分割プログ
ラムに対応する各フラグ共ＩＦ常にセットされていれば
、暴走中でないと１〜でＷＤＰ端子からウォッチドッグ
パルスを出力し、シフトレジスタ２をリセットする（第
３図す、ｃ、ｆ）。
一方、上記パルス列ＰＡの入力によっても、ｉ Ｎ Ｔ
１割込プログラムが実行されない場合は、当然ウォッチ
ドッグパルスは出力できず、又実行されても前記各フラ
グチェックの結果、フラグが正常にセットされていない
時は、ウォッチドッグパルスは出力されず、シフトレジ
スタ２はす十ノドされない。
１割込プログラムが実行されない場合は、当然ウォッチ
ドッグパルスは出力できず、又実行されても前記各フラ
グチェックの結果、フラグが正常にセットされていない
時は、ウォッチドッグパルスは出力されず、シフトレジ
スタ２はす十ノドされない。
すなわち、パルス列Ｐ Ａｎ個の間に少くとも１回ウォ
ッチドッグパルスが出力されると、シフトレジスタ２の
Ｑｎ端子出力は“°ｏ′”に保持され警報あるいはシス
テムリセット信号は出力されない。
ッチドッグパルスが出力されると、シフトレジスタ２の
Ｑｎ端子出力は“°ｏ′”に保持され警報あるいはシス
テムリセット信号は出力されない。
これに対し、ウォッチドッグパルスが、パルス列ＰＡｎ
個の間全く出力されない場合、第３図ｆに示す如くシフ
トレジスタ２のＱｎ端子出力が°ｏ′”−“°１′”と
なり、警報信号あるいはシステムリセット信号が出力さ
れるものである。
個の間全く出力されない場合、第３図ｆに示す如くシフ
トレジスタ２のＱｎ端子出力が°ｏ′”−“°１′”と
なり、警報信号あるいはシステムリセット信号が出力さ
れるものである。
第２図は本発明の他の実施例を示している。本実施例と
第１図に示す実施例との相違点は、パルス列ＰＡ以外に
、パルス列ＰＡより周期の長いパルス列ＰＢ（周期ＴＢ
１ＴＢ（ＭＩＮ）≦ＴＢ≦” Ｂ （ＭＡＸ ） ）
を外部割込入力信号としてマイクロコンピュータ１の外
部割込端子１ＮＴ２に入力するとともに、シフトレジス
タ２のクロック端子にパルス列ＰＡに替えて入力してい
る点である。
第１図に示す実施例との相違点は、パルス列ＰＡ以外に
、パルス列ＰＡより周期の長いパルス列ＰＢ（周期ＴＢ
１ＴＢ（ＭＩＮ）≦ＴＢ≦” Ｂ （ＭＡＸ ） ）
を外部割込入力信号としてマイクロコンピュータ１の外
部割込端子１ＮＴ２に入力するとともに、シフトレジス
タ２のクロック端子にパルス列ＰＡに替えて入力してい
る点である。
第４図は第３図に示す実施例のタイ！、チャーｉ・であ
る１、 本実施例におめで、マイクロ二ｌノビ・・−一夕のプロ
グラムの分割および主要分割プログラム中における特定
フラグセント（プログラムが１４−常に実行された場合
の％定フラグーヒツト）のためのプログラム挿入は第１
図の実施例と同じである。１丑だ、前記主要分割プログ
ラム全ての実行−巡に要する時間ＴＯ′は、パルス列Ｐ
Ａの周期で３周期（３ＴＡ）、パルス列ＰＢのｊ１゛旧
υｊで１周期（ＴＢ）、（従って、パルス列ＰＡ３周期
がパルス列ＰＢ１周期に相当する）である。。
る１、 本実施例におめで、マイクロ二ｌノビ・・−一夕のプロ
グラムの分割および主要分割プログラム中における特定
フラグセント（プログラムが１４−常に実行された場合
の％定フラグーヒツト）のためのプログラム挿入は第１
図の実施例と同じである。１丑だ、前記主要分割プログ
ラム全ての実行−巡に要する時間ＴＯ′は、パルス列Ｐ
Ａの周期で３周期（３ＴＡ）、パルス列ＰＢのｊ１゛旧
υｊで１周期（ＴＢ）、（従って、パルス列ＰＡ３周期
がパルス列ＰＢ１周期に相当する）である。。
本実施例と第１図に示す実施例とのプログラム処即上の
相違点は、第１図に示す実施例においては、前記各フラ
グのチェックおよびつλノチドノグパルス出力を、１Ｎ
Ｔ１割込プログラム３回毎に１回実行しているのに対し
、第２図に小す実施例においては、パルス列ＰＢによる
１ＮＴ２割込プログラム中に毎回実行している点である
。
相違点は、第１図に示す実施例においては、前記各フラ
グのチェックおよびつλノチドノグパルス出力を、１Ｎ
Ｔ１割込プログラム３回毎に１回実行しているのに対し
、第２図に小す実施例においては、パルス列ＰＢによる
１ＮＴ２割込プログラム中に毎回実行している点である
。
以にの」＝うに、本発明によれば、暴走時の警報信号又
はンステムリセノト信号は、入力パルスの周期に関係な
く、最悪時でもシフトレジスタにクロック信号がｎ個入
力する間に出力されることになり、前記従来方式の欠点
が除去できるものである。
はンステムリセノト信号は、入力パルスの周期に関係な
く、最悪時でもシフトレジスタにクロック信号がｎ個入
力する間に出力されることになり、前記従来方式の欠点
が除去できるものである。
なお第２図に示す実施例において、シフトレジスタ入力
として、パルス列ＰＢに替えてＰＡとすること、まだ、
パルス列ＰＢをパルス列ＰＡの分周によって発生させて
用いることもできる。丑だ、前記シフトレジスタを、こ
れと同時の機能が期待できるカウンタ等に置換すること
も可能である。
として、パルス列ＰＢに替えてＰＡとすること、まだ、
パルス列ＰＢをパルス列ＰＡの分周によって発生させて
用いることもできる。丑だ、前記シフトレジスタを、こ
れと同時の機能が期待できるカウンタ等に置換すること
も可能である。
第１図は本発明の一実施例におけるマイクロコンビーー
タ自己診断方式のブロック図、第２図は本発明−の他の
実施例のブロック図、第３図ａ −ｆは第１図に示す実
施例の動作説明図、第４図へ〜ｑは第２図に示す実施例
の動作説明図である。 １−一・・マイクロコンピュータ、２・・・・シフトレ
ジスタ。
タ自己診断方式のブロック図、第２図は本発明−の他の
実施例のブロック図、第３図ａ −ｆは第１図に示す実
施例の動作説明図、第４図へ〜ｑは第２図に示す実施例
の動作説明図である。 １−一・・マイクロコンピュータ、２・・・・シフトレ
ジスタ。
Claims (1)
- 【特許請求の範囲】 ０）外部割込機能を持つマイクロコンビーータを用い、
一定範囲内の周期ＴＡを有するパルス列ＰＡを外部割込
入力の一つとし、制御プログラムをいくつかに分割し、
分割プログラム中の主要な分割プログラム毎にその分割
プログラムが実行されたときに特定のフラグをセットす
るプログラムをそれぞれ挿入するとともに、上記パルス
列ＰＡによ間）毎に、上記パルス列ＰＡによる割込プロ
グラム中に上記各フラグの状態をチェックしフラグが正
常にセットされている場合ウォッチドッグパルスを発生
するプログラムを設け、かつ、上記パルス列ＰＡをクロ
ック入力とし上記ウオッチドパルスをリセット信号とす
るシフトレジスタあるいはシフトレジスタに相当する回
路を設けたことを特徴とするマイクロコンビーータ自己
診断方式。 （２）外部割込機能を持つマイクロコンビーータを用い
、一定範囲内の周期ＴＡを有するパルス列ＰＡを外部割
込入力の一つとするとともに、上記パルス列ＰＡと異な
るパルス列ＰＢ（ただし周期はＴＢであり、この周期Ｔ
Ｂは一定範囲内の周期）を他の外部割込入力の一つとし
、制御プログラムをいくつかに分割し、分割プログラム
中の主要プログラム毎にその分割プログラムが実行され
たときに特定のフラグをセットするプログラムをそれぞ
れＰＢによる割込プログラム中に上記各フラグの状態を
チェックしフラグが正常にセットされている場合ウォッ
チドッグパルスを発生するプログラムを設け、かつ上記
パルス列ＰＢ又はパルス列ＰＡをクロック入力とし上記
ウォッチドッグパルスをリセット信号とするシフトレジ
スタあるいはシフト、レジスタに相当する回路を設けた
ことを特徴とスルマイクロコンピュータ自己診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178861A JPS5880746A (ja) | 1981-11-06 | 1981-11-06 | マイクロコンピユ−タ自己診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178861A JPS5880746A (ja) | 1981-11-06 | 1981-11-06 | マイクロコンピユ−タ自己診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5880746A true JPS5880746A (ja) | 1983-05-14 |
Family
ID=16055961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56178861A Pending JPS5880746A (ja) | 1981-11-06 | 1981-11-06 | マイクロコンピユ−タ自己診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880746A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255347A (en) * | 1975-10-30 | 1977-05-06 | Nippon Denso Co Ltd | Fail-safe system of control computer |
| JPS5371544A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Abnormal loop detection circuit for microprogram |
| JPS5559559A (en) * | 1978-10-30 | 1980-05-06 | Hitachi Ltd | Runaway detector for stored program control unit |
-
1981
- 1981-11-06 JP JP56178861A patent/JPS5880746A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255347A (en) * | 1975-10-30 | 1977-05-06 | Nippon Denso Co Ltd | Fail-safe system of control computer |
| JPS5371544A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Abnormal loop detection circuit for microprogram |
| JPS5559559A (en) * | 1978-10-30 | 1980-05-06 | Hitachi Ltd | Runaway detector for stored program control unit |
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