JPS58178451A - マイクロコンピユ−タ制御装置 - Google Patents
マイクロコンピユ−タ制御装置Info
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- JPS58178451A JPS58178451A JP57061455A JP6145582A JPS58178451A JP S58178451 A JPS58178451 A JP S58178451A JP 57061455 A JP57061455 A JP 57061455A JP 6145582 A JP6145582 A JP 6145582A JP S58178451 A JPS58178451 A JP S58178451A
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- Japan
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- microcomputer
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- pulse train
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロコンピュータを用いた自動車用エン
ジンの燃料噴射制御装置等に用いるマイクロコンピュー
タ制御装置に関するものである。
ジンの燃料噴射制御装置等に用いるマイクロコンピュー
タ制御装置に関するものである。
従来よりマイクロコンピュータの暴走検知方式としてウ
ォッチドッグタイマ方式がある。このウォッチドッグタ
イマ方式は、マイクロコンピュータの制御プログラムの
特定個所にウォッチドッグタイマパルスを出力するため
のサブルーチンヲ設け、マイクロコンピュータから出力
されるウォッチドッグタイマパルスの周期を観測し、こ
の周期が許容範囲から外れたとき、マイクロコンピュー
タの動作に異常が生じた（暴走を始めた）とじて異常信
号を出力するものである。通常この異常信号で警報を発
生したり、マイクロコンピュータシステムのリセットを
行う。また、マイクロコンピュータ異常時にシステムの
最低限の機能をバックアップするバックアンプ回路を有
するシステムでは、異常信号を用いてシステム出力信号
をマイクロコンピュータからの出力に替えて、バックア
ップ回路からの出力に切換えることにより、システムと
して最低限の動作を補償していた。
ォッチドッグタイマ方式がある。このウォッチドッグタ
イマ方式は、マイクロコンピュータの制御プログラムの
特定個所にウォッチドッグタイマパルスを出力するため
のサブルーチンヲ設け、マイクロコンピュータから出力
されるウォッチドッグタイマパルスの周期を観測し、こ
の周期が許容範囲から外れたとき、マイクロコンピュー
タの動作に異常が生じた（暴走を始めた）とじて異常信
号を出力するものである。通常この異常信号で警報を発
生したり、マイクロコンピュータシステムのリセットを
行う。また、マイクロコンピュータ異常時にシステムの
最低限の機能をバックアップするバックアンプ回路を有
するシステムでは、異常信号を用いてシステム出力信号
をマイクロコンピュータからの出力に替えて、バックア
ップ回路からの出力に切換えることにより、システムと
して最低限の動作を補償していた。
しかしながら、上記従来の方式では、複数のパルス列を
入力信号とするマイクロコンピュータの制御プログラム
の主要部が、周期の変化する前記パルス列による割込プ
ログラムで構成されているため、パルス列の周期の変化
範囲が広い場合、例えばクランクシャフト２回転にＮパ
ルス（ただし、Ｎ：エンジン気筒数）のクランク角信号
と、クランクシャフト１回転に１パルスの基準クランク
角信号を入力信号の一部とするエンジン制御装置におい
ては、前記ウォッチに゛ングタイマパルスの周期の許容
範囲を周期の変化範囲に応じて広く設定しなければなら
ず、このため、パルス列の周期が短いとき（エンジン制
御装置においては回転数が高いとき）、マイクロコンピ
ュータに異常がおきた（暴走した）場合にも、ウォッチ
ドッグタイマパルス周期の上限時間待たなければ異常判
定ができず、応答性に問題があった。
入力信号とするマイクロコンピュータの制御プログラム
の主要部が、周期の変化する前記パルス列による割込プ
ログラムで構成されているため、パルス列の周期の変化
範囲が広い場合、例えばクランクシャフト２回転にＮパ
ルス（ただし、Ｎ：エンジン気筒数）のクランク角信号
と、クランクシャフト１回転に１パルスの基準クランク
角信号を入力信号の一部とするエンジン制御装置におい
ては、前記ウォッチに゛ングタイマパルスの周期の許容
範囲を周期の変化範囲に応じて広く設定しなければなら
ず、このため、パルス列の周期が短いとき（エンジン制
御装置においては回転数が高いとき）、マイクロコンピ
ュータに異常がおきた（暴走した）場合にも、ウォッチ
ドッグタイマパルス周期の上限時間待たなければ異常判
定ができず、応答性に問題があった。
本発明は、上記従来の問題点を除去するとともに、前記
複数のパルス列中の一部のパルス列の入力が何らかの原
因で止絶えた場合でもシステムができる限り正常に近い
状態で動作できるマイクロコンピュータ制御方式を提供
するものである。
複数のパルス列中の一部のパルス列の入力が何らかの原
因で止絶えた場合でもシステムができる限り正常に近い
状態で動作できるマイクロコンピュータ制御方式を提供
するものである。
以下に本発明の一実施例について第１図、第２図ととも
に説明する。
に説明する。
第１図において、１は外部割込端子ｌＮＴ１゜ＩＮＴ２
を有するマイクロコンピュータ、ＷＤＰはウォッチドッ
グタイマパルスを出力する出力端子、２は上記ウォッチ
ドッグタイマパルスでリセットされるリセット（Ｒ８Ｔ
）端子を有するシフトレジスタであり、このシフトレジ
スタ２のデータ入力端子ｐには電源電圧＋Ｖが印加され
ている。３はバックアップ回路、４はシフトレジスタ２
のＱ 出力により、マイクロコンピュータ１の出力（Ｏ
ＵＴ）またはバックアップ回路３の出力を外部に出力す
るための出力切換回路である０第１図、第２図において
、外部から供給されるパルス列ＰＡ（周期：”Ａ、”Ａ
（ＭＩＮ）≦ＴＡ≦ＴＡ（ＭＡＸ））（第２図ｄ）、及
びパルス列Ｐ Ｂ（周期： ＴＢ−ＴＢ（ＭＩＮ）≦Ｔ
Ｂ≦ＴＢ（ＭＡＸ）） は・ソレソれマイクロコンピ
ュータ１の外部割込端子ｌＮＴ１．ＩＮＴ２に印加され
る。またノくルス列ＰＡはｎ段のソフトレジスタ２のク
ロック（ＣＬＫ）端子及びバックアップ回路３に印加さ
れる。なお、本実施例におけるパルス列ＰＡとノ（ルス
列ＰＢとの関係は、第２図ａ、 ｂに示すように、／
＜ルス列ＰＡの４パルスニ対してパルス列ＦＢが１）く
ルス発生する関係である。
を有するマイクロコンピュータ、ＷＤＰはウォッチドッ
グタイマパルスを出力する出力端子、２は上記ウォッチ
ドッグタイマパルスでリセットされるリセット（Ｒ８Ｔ
）端子を有するシフトレジスタであり、このシフトレジ
スタ２のデータ入力端子ｐには電源電圧＋Ｖが印加され
ている。３はバックアップ回路、４はシフトレジスタ２
のＱ 出力により、マイクロコンピュータ１の出力（Ｏ
ＵＴ）またはバックアップ回路３の出力を外部に出力す
るための出力切換回路である０第１図、第２図において
、外部から供給されるパルス列ＰＡ（周期：”Ａ、”Ａ
（ＭＩＮ）≦ＴＡ≦ＴＡ（ＭＡＸ））（第２図ｄ）、及
びパルス列Ｐ Ｂ（周期： ＴＢ−ＴＢ（ＭＩＮ）≦Ｔ
Ｂ≦ＴＢ（ＭＡＸ）） は・ソレソれマイクロコンピ
ュータ１の外部割込端子ｌＮＴ１．ＩＮＴ２に印加され
る。またノくルス列ＰＡはｎ段のソフトレジスタ２のク
ロック（ＣＬＫ）端子及びバックアップ回路３に印加さ
れる。なお、本実施例におけるパルス列ＰＡとノ（ルス
列ＰＢとの関係は、第２図ａ、 ｂに示すように、／
＜ルス列ＰＡの４パルスニ対してパルス列ＦＢが１）く
ルス発生する関係である。
上記マイクロコンピュータ１０制御フロクラムは、いく
つかに分割され、分割プログラム中の主要な分割プログ
ラム毎に、その分割プログラムが実行されたとき分割プ
ログラム毎の特定フラグをセットするプログラムが設け
られている。そして、本実施例においては、上記主要な
分割プログラム全ての実行は、上記パルス列ＰＡの４周
期以内、すなわちパルス列に’Ｈの１周期以内で一巡す
るものである。
つかに分割され、分割プログラム中の主要な分割プログ
ラム毎に、その分割プログラムが実行されたとき分割プ
ログラム毎の特定フラグをセットするプログラムが設け
られている。そして、本実施例においては、上記主要な
分割プログラム全ての実行は、上記パルス列ＰＡの４周
期以内、すなわちパルス列に’Ｈの１周期以内で一巡す
るものである。
上記マイクロコンピュータ１に、おいて、前記パルス列
ＰＢによるＩＮＴ２の割込ルーチン中では、前記各７ラ
グをチェックし、チェックしたフラグの一部又は全部が
全て正常にセントされていれば、暴走中ではないとして
マイクロコンピュータ１のＷＤＰ端子からウォッチドッ
グタイマパルスを出力し、シフトレジスタ２の内容をリ
セットする（第２図ｂ−ｇ参照）。シフトレジスタ２の
Ｑｎ端子出力は、出力切換回路４に加えられる。シフト
レジスタ２のＱｎ端子出力が“Ｌ”のときは、マイクロ
コンピュータ１の出力（ＯＵＴ）端子出力をシステムの
出力として外部に出力する。一方、マイクロコンピュー
タ１が暴走し、前記パルス列ＰＢの入力によってもＩｒ
ＪＴ２割込プログラムが実行なれない場合あるいは実行
されても前記各フラグのチェックの結果、各フラグの一
部又は全部が全て正常にセントされていない場合には、
マイクロコンピュータ１よりウォッチドッグタイマパル
スは出力されず、従ってシフトレジスタ２はリセットさ
れない。
ＰＢによるＩＮＴ２の割込ルーチン中では、前記各７ラ
グをチェックし、チェックしたフラグの一部又は全部が
全て正常にセントされていれば、暴走中ではないとして
マイクロコンピュータ１のＷＤＰ端子からウォッチドッ
グタイマパルスを出力し、シフトレジスタ２の内容をリ
セットする（第２図ｂ−ｇ参照）。シフトレジスタ２の
Ｑｎ端子出力は、出力切換回路４に加えられる。シフト
レジスタ２のＱｎ端子出力が“Ｌ”のときは、マイクロ
コンピュータ１の出力（ＯＵＴ）端子出力をシステムの
出力として外部に出力する。一方、マイクロコンピュー
タ１が暴走し、前記パルス列ＰＢの入力によってもＩｒ
ＪＴ２割込プログラムが実行なれない場合あるいは実行
されても前記各フラグのチェックの結果、各フラグの一
部又は全部が全て正常にセントされていない場合には、
マイクロコンピュータ１よりウォッチドッグタイマパル
スは出力されず、従ってシフトレジスタ２はリセットさ
れない。
すなわち、パルス列ＰＡがｎ個入力される間に少なくと
も１個のウォッチドッグタイマパルスか出力されると、
シフトレジスタ２のｏｎ端子出力はＯ”に保持されるが
、パルス列ＰＡがｎ個入力される間にウォッチドッグタ
イマパルスが全く出力されないと、第２図ｑに示す如く
、シフトレジスタ２のＱｎ高出力”Ｌ Ｔ１−”Ｈ”と
なり、前記出力切換回路４の出力は、マイクロコンピュ
ータ１の出力端子（ｕＵＴ）の出力から、マイクロコン
ピュータ故障時のシステムの最低限の機能のバックアッ
プを行なうバックアップ回路３の出力に切換えられる。
も１個のウォッチドッグタイマパルスか出力されると、
シフトレジスタ２のｏｎ端子出力はＯ”に保持されるが
、パルス列ＰＡがｎ個入力される間にウォッチドッグタ
イマパルスが全く出力されないと、第２図ｑに示す如く
、シフトレジスタ２のＱｎ高出力”Ｌ Ｔ１−”Ｈ”と
なり、前記出力切換回路４の出力は、マイクロコンピュ
ータ１の出力端子（ｕＵＴ）の出力から、マイクロコン
ピュータ故障時のシステムの最低限の機能のバックアッ
プを行なうバックアップ回路３の出力に切換えられる。
このように１本実施例によれば、マイクロコンピュータ
異常時の出力信号のバックアップ回路出力信号への切換
えは、割込入力パルスの周期の変動にかかわらず、常に
暴走開始時から割込人力パルスがｎ個入力した後に行な
われることになり、前記従来のウォッチドッグタイマ方
式の問題点を除去できる。
異常時の出力信号のバックアップ回路出力信号への切換
えは、割込入力パルスの周期の変動にかかわらず、常に
暴走開始時から割込人力パルスがｎ個入力した後に行な
われることになり、前記従来のウォッチドッグタイマ方
式の問題点を除去できる。
しかし上記構成におｈては次のような問題が残る。すな
わち、マイクロコンピュータ１が暴走していない場合で
も、例えばパルス列ＰＢの発生回路（図示せず）の故障
により、パルス列ＰＢの入力が止絶えた場合、ＩＮＴ２
割込プログラムは実行されないことになり、従って同プ
ログラム中で実行されるべきウォッチドッグタイマパル
スの出力も不可能になる。パルス列Ｐａが入力されなけ
ればマイクロコンピュータ１が全て正常に動作できない
場合にはこれでもよいが、マイクロコンピュータ１にパ
ルス列ＰＢが入力されない場合でも、最低限の機能の補
償を行うバックアップ回路３の出力よりもまだ高精度な
出力がマイクロコンピュータより出力可能である場合に
は、マイクロコンピュータ１の出力から、バックアップ
回路３の出力に切換えない方がよい。
わち、マイクロコンピュータ１が暴走していない場合で
も、例えばパルス列ＰＢの発生回路（図示せず）の故障
により、パルス列ＰＢの入力が止絶えた場合、ＩＮＴ２
割込プログラムは実行されないことになり、従って同プ
ログラム中で実行されるべきウォッチドッグタイマパル
スの出力も不可能になる。パルス列Ｐａが入力されなけ
ればマイクロコンピュータ１が全て正常に動作できない
場合にはこれでもよいが、マイクロコンピュータ１にパ
ルス列ＰＢが入力されない場合でも、最低限の機能の補
償を行うバックアップ回路３の出力よりもまだ高精度な
出力がマイクロコンピュータより出力可能である場合に
は、マイクロコンピュータ１の出力から、バックアップ
回路３の出力に切換えない方がよい。
このためには、制御プログラムを以下の如くすればよい
。すなわち、前記の如きプログラム構成に加工て、パル
ス列ＰＡによるｌＮＴ１割込プログラム中において、パ
ルス列ＰＡの４ノくルス毎ニノ（ルス列ＦＢによるＩＮ
Ｔ２割込プログラムが正常に実行された時セットされる
フラグをチｊ−７りし、フラグがセットされていればこ
れをクリアし、フラグがセットされていない場合はｌＮ
Ｔ１割込プログラム中での動作と同様にＷＤＰ端子から
ウォッチドッグタイマパルスを出力するプログラムを設
けるものである。このようなプログラムを設けると、仮
にパルス列ＦＢの発生回路が故障しても）（ツクアップ
回路３に切換えずに、この）（ツクアップ回路３の出力
よりも高精度なマイクロコンピュータ出力を利用するこ
とができるＯ なお、上記実施例では、分割プログラムが実行されたか
否かを、各分割プログラム中でセットされるフラグをチ
ェックして行っているが、フラグの他に、各分割プログ
ラムが正常に実行されたか否かを判定できる手段を有す
る場合には、フラグのセットあるいはチェックは不要で
ある。
。すなわち、前記の如きプログラム構成に加工て、パル
ス列ＰＡによるｌＮＴ１割込プログラム中において、パ
ルス列ＰＡの４ノくルス毎ニノ（ルス列ＦＢによるＩＮ
Ｔ２割込プログラムが正常に実行された時セットされる
フラグをチｊ−７りし、フラグがセットされていればこ
れをクリアし、フラグがセットされていない場合はｌＮ
Ｔ１割込プログラム中での動作と同様にＷＤＰ端子から
ウォッチドッグタイマパルスを出力するプログラムを設
けるものである。このようなプログラムを設けると、仮
にパルス列ＦＢの発生回路が故障しても）（ツクアップ
回路３に切換えずに、この）（ツクアップ回路３の出力
よりも高精度なマイクロコンピュータ出力を利用するこ
とができるＯ なお、上記実施例では、分割プログラムが実行されたか
否かを、各分割プログラム中でセットされるフラグをチ
ェックして行っているが、フラグの他に、各分割プログ
ラムが正常に実行されたか否かを判定できる手段を有す
る場合には、フラグのセットあるいはチェックは不要で
ある。
また、上記実施例では、バックアップ回路３にもパルス
列ＰＡを入力し、バックアップ回路出力をパルス列ＰＡ
に同期して出力されているが、バックアップ回路出力を
パルス列ＰＢに同期して出力する必要がある場合には、
第１図のパルス列ＰＡに替えて、パルス列ＰＢをバンク
アンプ回路３およびシフトレジスタ２のＣＬＫ端子に入
力すればよいものである。なお、この場合には、シフト
レジスタ２の段数ｎを再設定する必要がある。
列ＰＡを入力し、バックアップ回路出力をパルス列ＰＡ
に同期して出力されているが、バックアップ回路出力を
パルス列ＰＢに同期して出力する必要がある場合には、
第１図のパルス列ＰＡに替えて、パルス列ＰＢをバンク
アンプ回路３およびシフトレジスタ２のＣＬＫ端子に入
力すればよいものである。なお、この場合には、シフト
レジスタ２の段数ｎを再設定する必要がある。
以上のように、本発明は、２種のパルス列ＰＡ。
ＰＢをそれぞれ外部割込端子の割込入力とするマイクロ
コンピュータを用いた制御装置において、一方のパルス
列ＰＡ（またはＰＢ）をバンクアップ回路の基準タイミ
ング信号として用いるとき、このパルス列ＰＡ（または
ＰＢ）を同時にシフトレジスタ等の計数回路のクロック
信号としているため、割込人力パルスの周期の変動にか
かわらず、常に暴走開始時から割込人力パルスがｎ個入
力した後に行なわれる利点を有するものである０″ｌ！
た本発明ではパルス列による外部割込ルーチン１ＮＴ１
，１ＮＴ２中で、各々マイクロコンビュータンステムの
制御プログラムの各主要部を正常に通過しているか否か
の判定を行ない、正常な場合に、計数回路の内容をクリ
アするプログラムを設けているため、たとえ一方のパル
ス列が止絶えても、バックアップ回路出力よりも高精度
のマイクロコンピュータ出力を利用できる利点を有する
ものである。
コンピュータを用いた制御装置において、一方のパルス
列ＰＡ（またはＰＢ）をバンクアップ回路の基準タイミ
ング信号として用いるとき、このパルス列ＰＡ（または
ＰＢ）を同時にシフトレジスタ等の計数回路のクロック
信号としているため、割込人力パルスの周期の変動にか
かわらず、常に暴走開始時から割込人力パルスがｎ個入
力した後に行なわれる利点を有するものである０″ｌ！
た本発明ではパルス列による外部割込ルーチン１ＮＴ１
，１ＮＴ２中で、各々マイクロコンビュータンステムの
制御プログラムの各主要部を正常に通過しているか否か
の判定を行ない、正常な場合に、計数回路の内容をクリ
アするプログラムを設けているため、たとえ一方のパル
ス列が止絶えても、バックアップ回路出力よりも高精度
のマイクロコンピュータ出力を利用できる利点を有する
ものである。
第１図は本発明の一実施例におけるマイクロコンピュー
タ制御装置のブロック図、第２図ａ〜ｑは同装置の動作
説明図である。 １・−・・・・マイクロコンピュータ、２・・・・・・
シフトレジスタ、３・・・・・・バックアップ回路、４
・・・・出力切換回路。
タ制御装置のブロック図、第２図ａ〜ｑは同装置の動作
説明図である。 １・−・・・・マイクロコンピュータ、２・・・・・・
シフトレジスタ、３・・・・・・バックアップ回路、４
・・・・出力切換回路。
Claims (2)
- （１）少なくとも２種のパルス列ＰＡ、ＰＢが入力され
る２つ以上の外部割込端子、ウォッチドッグタイマ。パ
ルスを出力する端子および出力端子を有するマイクロコ
ンピュータと、上記一方のパルス列ＦＡ （またはＰＢ
）が印加されるクロック端子を有し上記ウォッチドッグ
タイマパルスによりリセットされる計数回路と、上記ロ
ック端子に印加されるパルス列と同一のパルス列ＰＡ（
またはＰＢ）が印加されるバックアップ回路と、上記計
数回路の出力により上記マイクロコンピュータ出力また
はバックアップ回路出力を切換える出力切換回路とを具
備したマイクロコンピュータ制御装置。 - （２）マイクロコンピュータの制御プログラムを分割し
、分割プログラム中の主要な分割プログラム毎に、その
分割プログラムが実行されたとき特定のフラグをセント
するプログラムをそれぞれ設けるとともに、パルス列Ｐ
Ａ、ＰＢによる割込プログラム中に各々上記特定のフラ
グの一部または全部をテユノクし、特定のフラグがセッ
トされている場合に上記マイクロコンピュータからウォ
ッチドッグパルスを出力するプログラムを設けた特許請
求の範囲第１項記載のマイクロコンピュータ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061455A JPS58178451A (ja) | 1982-04-12 | 1982-04-12 | マイクロコンピユ−タ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061455A JPS58178451A (ja) | 1982-04-12 | 1982-04-12 | マイクロコンピユ−タ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58178451A true JPS58178451A (ja) | 1983-10-19 |
Family
ID=13171528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57061455A Pending JPS58178451A (ja) | 1982-04-12 | 1982-04-12 | マイクロコンピユ−タ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178451A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4849357A (ja) * | 1971-10-25 | 1973-07-12 | ||
| JPS5688544A (en) * | 1979-12-20 | 1981-07-18 | Toshiba Corp | Programmable logic controller |
-
1982
- 1982-04-12 JP JP57061455A patent/JPS58178451A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4849357A (ja) * | 1971-10-25 | 1973-07-12 | ||
| JPS5688544A (en) * | 1979-12-20 | 1981-07-18 | Toshiba Corp | Programmable logic controller |
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