JPS5880200A - メモリ保護回路 - Google Patents
メモリ保護回路Info
- Publication number
- JPS5880200A JPS5880200A JP56177406A JP17740681A JPS5880200A JP S5880200 A JPS5880200 A JP S5880200A JP 56177406 A JP56177406 A JP 56177406A JP 17740681 A JP17740681 A JP 17740681A JP S5880200 A JPS5880200 A JP S5880200A
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- JP
- Japan
- Prior art keywords
- signal
- memory
- terminal
- circuit
- writing
- Prior art date
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
−この発明は、マイクロコンピュータの異常動作、すな
わち暴走時に、そのメモリ＠絡のメモリの内容が破壊さ
れないようメモリの保＠’を行５ メモ＋）保１１に＠
路に関するものである。
わち暴走時に、そのメモリ＠絡のメモリの内容が破壊さ
れないようメモリの保＠’を行５ メモ＋）保１１に＠
路に関するものである。
従来のマイクロコンピュータシステムのｌ！部の概念図
は第１因に示すようなものである。この図［オいて、１
はＣＰＵ（中央逃埋装置）で、アドレスバス２．データ
バス３．メモリリード信号（以下、゛ＭＫＭＲ信号と称
す）４．メモリライト信号（以下、ＭＥＭＷ信号と称す
）５１人出カリード信号（以下、Ｉ／ＱＢ信号と称す）
６．入出カライド信号（以下、Ｉ／ＱＷ信号と称す）Ｔ
等の信号を出力し、書込み絖出し可能なメモリ８（以下
、ＲＡＭメモリと称す）と図のように接続されている。
は第１因に示すようなものである。この図［オいて、１
はＣＰＵ（中央逃埋装置）で、アドレスバス２．データ
バス３．メモリリード信号（以下、゛ＭＫＭＲ信号と称
す）４．メモリライト信号（以下、ＭＥＭＷ信号と称す
）５１人出カリード信号（以下、Ｉ／ＱＢ信号と称す）
６．入出カライド信号（以下、Ｉ／ＱＷ信号と称す）Ｔ
等の信号を出力し、書込み絖出し可能なメモリ８（以下
、ＲＡＭメモリと称す）と図のように接続されている。
Ｓは前記ＲＡＭメモリ８のチップセレクト信号（以下、
Ｃ８信号と称す）で、ＲＡＭメモリＩＣが複数個存在す
る場合に、アドレスバス２の上位ピッ）Ｙデコード（図
示せず）してセレクトする信号である。ＲＡＭメそす８
の絖出しは、アドレスバス２とＣ８信号９により該当す
るメモリアドレスを選択し、ＭＥＭＲ信号４を出方する
と、該当メモリアドレスのデータがデータバス３に出力
されてくる。これｖＣＰＵＩＫＩＮみ取ることにより行
われる。ＲＡＭメモリ８の書込みは、アドレスバス２と
Ｃ８信号ＩＫより該当するメモリアドレスを選択し、Ｃ
ＰＵＩよりデータバス３にデータを・出力し、ＭｇＭＷ
信号５を出力すると、データバろ３上のデータが骸当メ
モリアドレスのメモリに書き込まれることにより行われ
る。
Ｃ８信号と称す）で、ＲＡＭメモリＩＣが複数個存在す
る場合に、アドレスバス２の上位ピッ）Ｙデコード（図
示せず）してセレクトする信号である。ＲＡＭメそす８
の絖出しは、アドレスバス２とＣ８信号９により該当す
るメモリアドレスを選択し、ＭＥＭＲ信号４を出方する
と、該当メモリアドレスのデータがデータバス３に出力
されてくる。これｖＣＰＵＩＫＩＮみ取ることにより行
われる。ＲＡＭメモリ８の書込みは、アドレスバス２と
Ｃ８信号ＩＫより該当するメモリアドレスを選択し、Ｃ
ＰＵＩよりデータバス３にデータを・出力し、ＭｇＭＷ
信号５を出力すると、データバろ３上のデータが骸当メ
モリアドレスのメモリに書き込まれることにより行われ
る。
しかるに、上記従来の構成では、ＣＰＵ１が異常動作、
すなわち暴走前作を起こした場合、前記メモリ書込み動
作により意図しないアドレスに、意図しないデータが勝
手に書き込まれて、メモリ内容がｌ１ｌＪｉｌされてし
まう。
すなわち暴走前作を起こした場合、前記メモリ書込み動
作により意図しないアドレスに、意図しないデータが勝
手に書き込まれて、メモリ内容がｌ１ｌＪｉｌされてし
まう。
演算や制御のための定数な％ＲＡＭメモリ８に書き込ん
で、これに基づき演算制御な行うマイクロコンピュータ
システムで、かかる暴走な生じると、復旧時に改めて定
数を書き込まないと再運転ができないため、復旧手順が
非常に煩雑であった。
で、これに基づき演算制御な行うマイクロコンピュータ
システムで、かかる暴走な生じると、復旧時に改めて定
数を書き込まないと再運転ができないため、復旧手順が
非常に煩雑であった。
ましてやそのシステムが大規模である場合は、定数の点
数も数頁点以上に及ぶことが多く、再設定に要する時間
も相当長時間にわたることか多かつこの発明は、かかる
欠点にかんがみてなされたもので°、ＣＰＵが暴走を生
じても、定数を書き込むＲＡＭメモリのデータが破壊さ
れないよう構成されたメモリ保線回路な提供することを
目的とする。以下、この発明について説明する。
数も数頁点以上に及ぶことが多く、再設定に要する時間
も相当長時間にわたることか多かつこの発明は、かかる
欠点にかんがみてなされたもので°、ＣＰＵが暴走を生
じても、定数を書き込むＲＡＭメモリのデータが破壊さ
れないよう構成されたメモリ保線回路な提供することを
目的とする。以下、この発明について説明する。
第２図はこの発明の一実施ＮＹ示すもので、インテル８
０８５Ａ系のマイクロコンピュータシステムにおける概
略回路図である。この図において、１・は定数を設定し
記憶するＲＡＭメモリである。
０８５Ａ系のマイクロコンピュータシステムにおける概
略回路図である。この図において、１・は定数を設定し
記憶するＲＡＭメモリである。
これは、ＣＰＵ（図示せず）とアドレスバス１１゜デー
タバス１２．ＭＥＭＲ信号１３と接続され、ＭＥＭＷ信
号１４はゲート回路１５を介して接続される。このゲー
ト回路１５はＤフリップフロップｌｌｉの出力（Ｑ）に
接続され、Ｄフリップフルツブ１６のＤ端子は、運転／
設定スイッチ１Ｔとインバータ回路１８にＩｌ続されな
。運転／設定スイッチ１１は、ＯＮのとき設定モード、
ＯＦＦのとき運転モードである。また、Ｄフリップフー
ツプ１６０ＴＩＩＩｌ子は、ＣＰＵ１の７ドレスラッチ
イネイブル信号（以下、ムＬＥ信号と称す）１！９にＩ
Ｉｍされる。
タバス１２．ＭＥＭＲ信号１３と接続され、ＭＥＭＷ信
号１４はゲート回路１５を介して接続される。このゲー
ト回路１５はＤフリップフロップｌｌｉの出力（Ｑ）に
接続され、Ｄフリップフルツブ１６のＤ端子は、運転／
設定スイッチ１Ｔとインバータ回路１８にＩｌ続されな
。運転／設定スイッチ１１は、ＯＮのとき設定モード、
ＯＦＦのとき運転モードである。また、Ｄフリップフー
ツプ１６０ＴＩＩＩｌ子は、ＣＰＵ１の７ドレスラッチ
イネイブル信号（以下、ムＬＥ信号と称す）１！９にＩ
Ｉｍされる。
定数の設定を行５ｗＡには、運転／設定スイッチ１ｉｔ
−設定モード、すなわちＯＮにする。すると、Ｄフリッ
プ・フーツプ１１１のＤ端子は１Ｈルベルとなるため、
ムＬＥ信号１１によりＴ端子がトリガされると、その出
力Ｑは１Ｈルベルとなり、ゲート回路１５は開状態とな
る。ここで定数を記憶するメモリアドレスな７ドレスバ
スＩＩＫ出力し、記憶したＮ定数のデータなデータバス
１２に出力してＭ ｇ ＭＷ＠号１４に出力すると、こ
の出力信号はゲート回路１５ｖ通過してＲＡＭメモ１１
１０に到達し、前記データな該当するアドレスに壷さ込
む。ＡＬ）４号１０は命令のマシンサイクルの先頭にあ
る信号であるため、前記の動作子ＩＩ［ｖ円滑に行うこ
とができる。
−設定モード、すなわちＯＮにする。すると、Ｄフリッ
プ・フーツプ１１１のＤ端子は１Ｈルベルとなるため、
ムＬＥ信号１１によりＴ端子がトリガされると、その出
力Ｑは１Ｈルベルとなり、ゲート回路１５は開状態とな
る。ここで定数を記憶するメモリアドレスな７ドレスバ
スＩＩＫ出力し、記憶したＮ定数のデータなデータバス
１２に出力してＭ ｇ ＭＷ＠号１４に出力すると、こ
の出力信号はゲート回路１５ｖ通過してＲＡＭメモ１１
１０に到達し、前記データな該当するアドレスに壷さ込
む。ＡＬ）４号１０は命令のマシンサイクルの先頭にあ
る信号であるため、前記の動作子ＩＩ［ｖ円滑に行うこ
とができる。
設定動作を行わないときは、運転／設定スイッチ１７に
運転モード、すなわちＯＦＦとする。するとＤ７リツプ
フロツプ１＠のＤ端子は１Ｌルベルとなるため、ＡＬＥ
信号１１１に１９Ｔ端子がトリガされると、その出力Ｑ
は１Ｌルベルとなり、ゲート回路１５は閉状璽となる。
運転モード、すなわちＯＦＦとする。するとＤ７リツプ
フロツプ１＠のＤ端子は１Ｌルベルとなるため、ＡＬＥ
信号１１１に１９Ｔ端子がトリガされると、その出力Ｑ
は１Ｌルベルとなり、ゲート回路１５は閉状璽となる。
したがって、ＭＥＭＷ’＠号１４はゲート回路１５で阻
止されて、ＲＡＭメモリ１０に到達しない。このため、
データの書込みはできない。しかしながら、ＭＥＭＲ信
号１Ｓ＆Ｃは、かかる回路は設けられていないために、
運転／設定スイッチ１Ｔのモードにかかわりなく自由に
読出しが行える。
止されて、ＲＡＭメモリ１０に到達しない。このため、
データの書込みはできない。しかしながら、ＭＥＭＲ信
号１Ｓ＆Ｃは、かかる回路は設けられていないために、
運転／設定スイッチ１Ｔのモードにかかわりなく自由に
読出しが行える。
ここで、運転モードのときにＣＰＵが暴走すると、ＭＥ
ＭＷ信号１４は前記のようにダート回路１５で阻止され
るから、意図しないアドレスに、意図しないデータが薔
き込まれてメモリ内容にいたることはない。
ＭＷ信号１４は前記のようにダート回路１５で阻止され
るから、意図しないアドレスに、意図しないデータが薔
き込まれてメモリ内容にいたることはない。
もちろん、設定モードのときにＣＰＵが暴走した場合は
、ＭＥＭＷ信号１４がゲート回路１５Ｙ逸過するから、
この場合はメモリ内容が破壊されることがあるが、通常
、定数ｔひんほんに設定変更することは少な（、−七た
がって、設定中にＣＰＵが暴走する確率は極めて少ない
。したがって、＊＊によりメモリ内容が破壊される確率
は、従米に比して極めて少なくなる。
、ＭＥＭＷ信号１４がゲート回路１５Ｙ逸過するから、
この場合はメモリ内容が破壊されることがあるが、通常
、定数ｔひんほんに設定変更することは少な（、−七た
がって、設定中にＣＰＵが暴走する確率は極めて少ない
。したがって、＊＊によりメモリ内容が破壊される確率
は、従米に比して極めて少なくなる。
なお、この発明は、インテル８０８５系、モトローラ６
８゛ＯＯ系、ＲＣＡＣＤ１８００系等の他のマイクロコ
ンピュータシステムでも同様に行うことが可能である。
８゛ＯＯ系、ＲＣＡＣＤ１８００系等の他のマイクロコ
ンピュータシステムでも同様に行うことが可能である。
以上詳ｍＫ説明したように、この発明によれば、メモリ
に記憶した定数データが、ｃｐｕの暴走により破壊され
る確率を極めて少なくでき、従来の欠点な大幅に除去で
きる効果を有するものである。
に記憶した定数データが、ｃｐｕの暴走により破壊され
る確率を極めて少なくでき、従来の欠点な大幅に除去で
きる効果を有するものである。
第１図は従来のマイクロコンピュータシステムの主要部
の概念図、第２図はこの発明の一実施例の概略回路図で
ある。 １中、ＩＱはＲＡＭメモリ、１１はアドレスバス、１２
はデータバス、１３はＭＥＭＲ信号、１４はＭＥＭＷ信
号、１５はゲート回路、１６はＤフリップフルツブ、１
１は連転／設定スイッチ、１８はインバータ回路、１ｓ
はムＬＥ信号である。 代理人 扁野信−（外１名） 第１図 第２図
の概念図、第２図はこの発明の一実施例の概略回路図で
ある。 １中、ＩＱはＲＡＭメモリ、１１はアドレスバス、１２
はデータバス、１３はＭＥＭＲ信号、１４はＭＥＭＷ信
号、１５はゲート回路、１６はＤフリップフルツブ、１
１は連転／設定スイッチ、１８はインバータ回路、１ｓ
はムＬＥ信号である。 代理人 扁野信−（外１名） 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １）設定可能信号の発生手段と、前記設定可能信号の印
加により開きメモリ書込み信号を通過させるゲート回路
と、前記メモリ書込み信号がメモリ書込み端子に加えら
れたとき、書込み可能となる胱出し書込み可能メモリと
からなることＹ特徴とするマイクロコンピュータのメモ
リ保頗回路。 ２）設定可能信号の発１手Ｉｉｌは、運転／設定スイッ
チと、この運転／設定スイッチがＤ入力端子Ｋｉｌ絖さ
れ、ＣＰＵのアドレスラッチイネルプル信号かＴ端子に
Ｗｋｋｉｌ、され、Ｑ端子がゲート回路に接続されるＤ
フリツプフーツプとで構成されたことな脣黴とする特許
請求の範囲纂ｉ１１項記載のメモリ保１１回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177406A JPS5880200A (ja) | 1981-11-04 | 1981-11-04 | メモリ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177406A JPS5880200A (ja) | 1981-11-04 | 1981-11-04 | メモリ保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880200A true JPS5880200A (ja) | 1983-05-14 |
| JPS6226738B2 JPS6226738B2 (ja) | 1987-06-10 |
Family
ID=16030369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56177406A Granted JPS5880200A (ja) | 1981-11-04 | 1981-11-04 | メモリ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266301U (ja) * | 1985-10-14 | 1987-04-24 | ||
| JPS62138258U (ja) * | 1986-02-26 | 1987-08-31 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5297032U (ja) * | 1976-01-19 | 1977-07-20 | ||
| JPS5379417A (en) * | 1976-12-24 | 1978-07-13 | Nec Corp | Protection system for memory content |
-
1981
- 1981-11-04 JP JP56177406A patent/JPS5880200A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5297032U (ja) * | 1976-01-19 | 1977-07-20 | ||
| JPS5379417A (en) * | 1976-12-24 | 1978-07-13 | Nec Corp | Protection system for memory content |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266301U (ja) * | 1985-10-14 | 1987-04-24 | ||
| JPS62138258U (ja) * | 1986-02-26 | 1987-08-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226738B2 (ja) | 1987-06-10 |
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