JPH02105953A - メモリ保護回路 - Google Patents
メモリ保護回路Info
- Publication number
- JPH02105953A JPH02105953A JP63259735A JP25973588A JPH02105953A JP H02105953 A JPH02105953 A JP H02105953A JP 63259735 A JP63259735 A JP 63259735A JP 25973588 A JP25973588 A JP 25973588A JP H02105953 A JPH02105953 A JP H02105953A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- signal
- gate circuit
- protection circuit
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロコンピュータの異常動作時、すな
わち暴走時に、メモリの内容が破壊されないようにメモ
リを保護するためのメモリ保護回路に関する。
わち暴走時に、メモリの内容が破壊されないようにメモ
リを保護するためのメモリ保護回路に関する。
演算や制御のための定数をメモリに記憶させ、必要に応
じこれらの定数を読み出して演算制御を行つマイクロコ
ンピュータシステムでは、マイクロコンピュータ（ＣＰ
Ｕ）の異常動作により、メモリ書き込み動作時、意図
しないアドレスに意図しないデータが書き込まれてメモ
リ内容が破壊されてしまうことがある。
じこれらの定数を読み出して演算制御を行つマイクロコ
ンピュータシステムでは、マイクロコンピュータ（ＣＰ
Ｕ）の異常動作により、メモリ書き込み動作時、意図
しないアドレスに意図しないデータが書き込まれてメモ
リ内容が破壊されてしまうことがある。
このようなメモリ破壊を防止するための技術としては、
例えば、特公昭６２−２６７３８号公報に記載されたメ
モリ保護回路があり、これを第２図に示す。同図におい
て、１は読み出し／書き込み可能なメモリ （ＲＡＭメ
モリ）であり、アドレスバス２、データバス３、メモリ
読み出し信号４を通して図示しないマイクロコンピュー
タ（ＣＰＵ）と接続されており、ＣＰＵからのメモリ書
き込み信号５はゲート回路６を介して接続される。
例えば、特公昭６２−２６７３８号公報に記載されたメ
モリ保護回路があり、これを第２図に示す。同図におい
て、１は読み出し／書き込み可能なメモリ （ＲＡＭメ
モリ）であり、アドレスバス２、データバス３、メモリ
読み出し信号４を通して図示しないマイクロコンピュー
タ（ＣＰＵ）と接続されており、ＣＰＵからのメモリ書
き込み信号５はゲート回路６を介して接続される。
このゲート回路６はＤフリップフロップ回路７の出力端
子Ｑに接続され、該Ｄフリップフロップ回路７０入力端
子りは、インバータ９を通して運転／設定スイッチ８に
接続される。また、Ｄフリップフロップ回路７のトリガ
端子ＴにはＣＰＵのアドレスラッチイネーブル信号１０
が結合される。
子Ｑに接続され、該Ｄフリップフロップ回路７０入力端
子りは、インバータ９を通して運転／設定スイッチ８に
接続される。また、Ｄフリップフロップ回路７のトリガ
端子ＴにはＣＰＵのアドレスラッチイネーブル信号１０
が結合される。
上記した定数をメモリｌに書き込む場合は、運転／設定
スイッチ８を設定モード、即ち、オンにする。これによ
り、フリップフロップ回路７の入力端子りはＨレベルと
なるため、アドレスラッチイネーブル信号１０によりト
リガ端子Ｔがトリガされると、その出力端子ＱはＨレベ
ルに変化し、ゲート回路６はこの出力信号（設定許可信
号）を受けてゲートされる。ここで、ＣＰＵから、定数
を格納するメモリアドレスをアドレスバス２に出力させ
、このアドレスに格納する定数をデータバス３に出力さ
せて、メモリ書き込み信号５を送出させると、このメモ
リ書き込み信号５はゲート回路６を通過してメモリ１の
メモリ書き込み端子ＷＲに到達するので、メモリ１の上
記メモリアドレスに上記定数が書き込まれる。
スイッチ８を設定モード、即ち、オンにする。これによ
り、フリップフロップ回路７の入力端子りはＨレベルと
なるため、アドレスラッチイネーブル信号１０によりト
リガ端子Ｔがトリガされると、その出力端子ＱはＨレベ
ルに変化し、ゲート回路６はこの出力信号（設定許可信
号）を受けてゲートされる。ここで、ＣＰＵから、定数
を格納するメモリアドレスをアドレスバス２に出力させ
、このアドレスに格納する定数をデータバス３に出力さ
せて、メモリ書き込み信号５を送出させると、このメモ
リ書き込み信号５はゲート回路６を通過してメモリ１の
メモリ書き込み端子ＷＲに到達するので、メモリ１の上
記メモリアドレスに上記定数が書き込まれる。
運転／設定スイッチ８を運転モード、すなわちオフにす
ると、フリップフロップ回路７の入力端子りはＬレベル
となるため、アドレスラッチイネーブル信号ｌＯにより
トリガ端子Ｔがトリガされると、その出力端子ＱはＬレ
ベルに変化し、ゲート回路６は閉となる。これにより、
以後は、メモリ書き込み信号５がゲート回路６で阻止（
ブロック）されてメモリ１には達せず、定数のメモリｌ
への書き込みは禁止されることになるので、ＣＰＵが暴
走しても、メモリ内容が破壊されることは無い。アドレ
スラッチイネーブル信号ｌＯは、ＣＰＵの命令のマシン
サイクルの先頭になる信号であるから、上記動作は円滑
に実行される。
ると、フリップフロップ回路７の入力端子りはＬレベル
となるため、アドレスラッチイネーブル信号ｌＯにより
トリガ端子Ｔがトリガされると、その出力端子ＱはＬレ
ベルに変化し、ゲート回路６は閉となる。これにより、
以後は、メモリ書き込み信号５がゲート回路６で阻止（
ブロック）されてメモリ１には達せず、定数のメモリｌ
への書き込みは禁止されることになるので、ＣＰＵが暴
走しても、メモリ内容が破壊されることは無い。アドレ
スラッチイネーブル信号ｌＯは、ＣＰＵの命令のマシン
サイクルの先頭になる信号であるから、上記動作は円滑
に実行される。
このように、従来のメモリ保護回路では、設定／運転ス
イッチ８、インバータ９、フリップフロップ７からなる
設定許可信号を作成する手段がＣＰＵとは別にあり、オ
ペレータが操作する設定／運転スイッチ８で駆動する構
成となっているので、オペレータの介在を必要とし、ま
た設定／運転スイッチ８の切換え忘れ等により、信顛性
を欠くという問題があった。
イッチ８、インバータ９、フリップフロップ７からなる
設定許可信号を作成する手段がＣＰＵとは別にあり、オ
ペレータが操作する設定／運転スイッチ８で駆動する構
成となっているので、オペレータの介在を必要とし、ま
た設定／運転スイッチ８の切換え忘れ等により、信顛性
を欠くという問題があった。
この発明は上記問題を解消するためになされたもので、
オペレータの介在を不要とし、従来に比し信転性を高め
ることができるメモリ保護回路を提供することを目的と
する。
オペレータの介在を不要とし、従来に比し信転性を高め
ることができるメモリ保護回路を提供することを目的と
する。
この発明は上記目的を達成するため、ゲート回路に与え
る設定許可信号を、マイクロコンピュータ内で作成して
、その１つの出力ポートから上記ゲート回路に送出する
構成としたものである。
る設定許可信号を、マイクロコンピュータ内で作成して
、その１つの出力ポートから上記ゲート回路に送出する
構成としたものである。
この発明では、ソフトウェアにより設定許可信号を作成
して出力ポートからゲート回路に送出されるので、オペ
レータの介在無しにメモリ保護が行われる。
して出力ポートからゲート回路に送出されるので、オペ
レータの介在無しにメモリ保護が行われる。
以下、この発明の一実施例を図について説明する。
第１図において、１１はＣＰＵの１つの出力ポートであ
って、ＣＰＵは定数設定時には、この出力ポート１１を
Ｈレベルにし、運転モード時には、この出力ボート１ｉ
ｔ−Ｌレベルにするソフトウェアを持たせおく、ゲート
回路６はこの出力ポート１１に接続される。
って、ＣＰＵは定数設定時には、この出力ポート１１を
Ｈレベルにし、運転モード時には、この出力ボート１ｉ
ｔ−Ｌレベルにするソフトウェアを持たせおく、ゲート
回路６はこの出力ポート１１に接続される。
本実施例では、前記した従来例における設定許可信号を
作成する手段が、ＣＰＵのソフトウェアであるから、オ
ペレータの介在無しに、メモリ保護を行うことが可能で
ある。
作成する手段が、ＣＰＵのソフトウェアであるから、オ
ペレータの介在無しに、メモリ保護を行うことが可能で
ある。
この発明は以上説明した通り、設定許可信号をＣＰＵ内
で作成して出力ポートからゲート回路に与えるから、従
来のようにオペレータによるスイッチ操作が不要であり
、信顛性を高めることができる。
で作成して出力ポートからゲート回路に与えるから、従
来のようにオペレータによるスイッチ操作が不要であり
、信顛性を高めることができる。
第１図はこの発明の実施例を示すブロック図、第２図は
従来のメモリ保護回路を示すブロック図である。 １−・メモリ、６−ゲート回路、１１・−出力ポート、
ＣＰ Ｌｌ’−マイクロコンピュータ。 なお、図中、同一符号は同一または相当部分を示す。 ｌｌ １−一一メモｌノ ロ −−−ゲ°°−ヒ回危み １−−一出力／ｒ！−ヒ ｃｐｕ−−一ンイク口コンピュータ
従来のメモリ保護回路を示すブロック図である。 １−・メモリ、６−ゲート回路、１１・−出力ポート、
ＣＰ Ｌｌ’−マイクロコンピュータ。 なお、図中、同一符号は同一または相当部分を示す。 ｌｌ １−一一メモｌノ ロ −−−ゲ°°−ヒ回危み １−−一出力／ｒ！−ヒ ｃｐｕ−−一ンイク口コンピュータ
Claims (1)
- 設定許可信号を受けた時にゲートしてマイクロコンピュ
ータからのメモリ書き込み信号の通過を許し、該メモリ
書き込み信号を、メモリのメモリ書き込み端子に結合す
るメモリ保護回路において、上記設定許可信号は上記マ
イクロコンピュータ内で作成されてその１つの出力ポー
トから上記ゲート回路に送出されることを特徴とするメ
モリ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63259735A JPH02105953A (ja) | 1988-10-14 | 1988-10-14 | メモリ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63259735A JPH02105953A (ja) | 1988-10-14 | 1988-10-14 | メモリ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105953A true JPH02105953A (ja) | 1990-04-18 |
Family
ID=17338220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63259735A Pending JPH02105953A (ja) | 1988-10-14 | 1988-10-14 | メモリ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105953A (ja) |
-
1988
- 1988-10-14 JP JP63259735A patent/JPH02105953A/ja active Pending
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