JPS5879725A - 半導体パツケ−ジ - Google Patents

半導体パツケ−ジ

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JPS5879725A
JPS5879725A JP56177888A JP17788881A JPS5879725A JP S5879725 A JPS5879725 A JP S5879725A JP 56177888 A JP56177888 A JP 56177888A JP 17788881 A JP17788881 A JP 17788881A JP S5879725 A JPS5879725 A JP S5879725A
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chip
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cavity
chip cavity
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は牛尋体装置用セラミック・パッケージの構造に
係り、特に該セラミック・パッケージに於けるチップ挿
入用凹部（チップ・キャビティ）位置認識マークの構造
に関する。
（２）技術の背景 半導体集積回路（ＩＣ）の高集積化に伴い、そのチップ
サイズは大塵になる傾向薯こある。然し半導体メモリ素
子等に於ては集積度が増しチップが大部化しても１パツ
ケージのビン数は必ずしも増えない。従りて集積度のよ
り高いメモリ・チップを従来のパッケージに搭載し、従
来素子との互換性を持たぜることは、計算機システム等
の規模増大に伴なうシステムの大型化を避けるうえで重
畳なことである。−男手導体装置用セラミック・パッケ
ージに於ては公知のように半導体チップはチップ・キャ
ビティ内に搭載されるが、このテップ・キャビティの大
きさはパッケージの盤格（大きさ）により自ずから限界
を生ずる。従って従来のパッケージに工り高集積度のメ
モリ・チップを搭載する際には、チップ・キャビティの
チップに対する余裕寸法が極めて少なくなる。そこでこ
のような場合Ｉこｉｆ、ＴＶ左カメラを用いてチップ会
キャビティ位置を正確に認識しながらチップの搭載がな
さる。
（３）　　従来技術と問題点 上記キャビティ位置ｍ鐵マークの配設構造には従米次の
二極類があった・即ち第１の構造は第１図（ａ）に示す
上面図のように、今ヤビティ位置１ｗｔマークＭをチッ
プキャビティＣ内に設ける構造である（図中Ｓａは第３
のセラミック板、ＷＢは配ｍ接続領域）、そして該構造
を有するパッケージＬ第１図（ｂ）に示す工程説明図の
ように、第１のセラミック板（グリーン・シート）１上
にキャビティ位置認識マークＭを有し、メタライズ層か
らなるチップ・ステージ２を印刷形成し、該第１のセラ
ミック板ｌ上にｆｌ！Ｊじくメタライズ層からなる内部
配８３が印刷形成され、チップ・キャビティＣとなるチ
ップ挿入窓４が打ち抜かれた第２のセラミック板（グリ
ーン・シート）５を重ね、更にその上にチップ−キャビ
ティＣ及び配ＩＩｌ接続領域ＷＢを表出する窓６を有す
る第３のセラミック板（グリーン・シート）７を重ねて
焼成せしめることにより形成される・従って＃第１の構
造に於てはチップ・キャビティＣの位置とｉａ！＊マー
クＭとの相対位置間には、チップ・ステージ２印刷時の
位置ずれ、＃ｇｌのセラミック板ｌと菖２のセラミック
板５の重ね合わゼの位置ずれ等に起因する±０．２〔■
〕程度の誤差が生ずる。
父系２の構造は第２図に示す上面図に示すように配線接
続領域ＷＢＪｃ中ヤビティ位置認識マークＭを設けた構
造である。そして該構造に於ては、第２のセラミック板
５に内部配ＩＩｉ！３を印刷形成する際、ｆｆｆ１時に
位置認識マークＭを印刷形成し、然る後チップ会キャビ
ティＣとなるチップ押入窓４が打ち抜かれる。（図中７
は第３のセラミック板）従って註第２の構造に於てはパ
ターン印刷工程と窓打抜き工程間の位置合わデ ゼｍ差によって、チッＹ・キャビティＣの位置と認識マ
ークＭの相対位置間に±０．１〔■〕程度の誤差が生ず
る。
上記のように従来構造に於ては、チップ・キャビティ位
置とチップ−キャビティ位置ｇ＊−−クの間に±０．１
〜０．２〔■〕程度の位置誤差を生ずるために、テップ
・キャビティ内に搭載されるチップの大きさは、＃誤差
の分だけ小さく制限されるという問題があった。
（４）発明の目的 本発明は上記問題点に鑑み、チップ・キャピテイ位置に
対して位置誤差なく形成することができるチップ・キャ
ビティ位置認識マークの配設構造を提供する。
（５）発明の構成 本発明は少なくとも、上面にチップ・ステージを有する
第１のセラミック板（グリーン・シート）と、前記チッ
プ舎ステージ面を表出するチップ挿入窓を有し、且つ少
なくとも上面に内部配線が形成された第２のセラミック
板（グリーンΦシート）と、ｌ！ｔｌ記チップ挿入窓及
びその周辺部の配線接続領塚を表出する窓を有する第３
のセラミック板（グリーン費シート）とが順次積層され
てなる半導体装置用セラミック・ノく、ケージに於て、
前記第２のセラミック＆（グリーン・シート）に於ける
配線接続領域面ζこ、チップ・キャビティを形成する前
記チップ挿入窓の打ち抜きと同時に、同−型によって刻
印したチップ挿入ＩＩ（チップ・キャビティ）位置認識
マークを設けたことを特徴とする。
（６）発明の実施例 以下本発明を一実施例について、第３図に示す上面図（
ａ）及びＡ−Ａ　’矢視断面拡大図（ｂ）、第４図に示
すパッケージ本体構成図を用いて詳細に説明する・ 本発明の半導体パッケージは例えば欝３図（ａ）の上面
図及びｗＪ３図（ｂ）のＡ−Ａ’矢視断面図に示すＬう
に、上面にメタライズ層からなるチップ・ステージ１１
が形成された１１ｇ１のセラミック板（グリーン・シー
ト）１２と、上面にメタライズ層からなる内部配＠１３
が形成されており、且つチップ・キャビティを構成する
チップ挿入窓１４及びチップ・キャビティ位置＆Ｉ繊穴
１５ａ、１５ｂが同時に同−型に工つて打抜がれたＩＩ
２のセラミツ／　板（クリ−／・シー））１６と、前記
チップ挿入窓１４及びその周辺の内部配線配設面即ち配
線接続（ワイヤ・ボンディング）領域を表出する窓１７
を有し、且つ上面の前記窓の周囲にメタライズ層からな
る午ヤップろう付は枠１８が形成された第３のセラミッ
ク板（グリーン・シート）１９が順次積層されその本体
が賛成されている。そして該パッケージ本体の対向する
二側面にはこれら側面上に延出された内部配線上に銀（
Ａｇ）ろう等のろう材２０にＬり外部リード２１が固着
されてなっている。なお前記キャビティ位ｆＭＩＩ！穴
１５ａ、１５ｂは配−接続領域内に設けられ、一般的に
は図がのように対角線方向に配設するのが有利である。
又牛ヤビティ位置Ｗ識マークは上紀丸孔鈴 に限らず方法の大でも良く、蔓に又必ずしも貫通穴であ
る必１１はない。又該パッケージに於て、チ、プ・ステ
ージ１１．内部配線、１３、外部リード２１等の表出面
に社会（Ａｕ　）メッキ等が施される。
上記実施偶の半導体パッケージ本体の構成を更に詳しく
示したのが第４図である。即ち上記パッケージ本体は、
スクリーン印刷等により形成されたメタライズ層からな
り、側面に延出された配−を有するチップ・ステージ１
１を上面に有し、且つ対向す二側面に外部リードろう付
は用メタライズ層２２を有する従来構造の第１のセラミ
ック板（グリーン・シート）１２を下層曇こ有する。そ
して従来通り上面にメタライズ層からなる内部配１Ｉ１
３がスクリーン印刷等に１り形成されており、チップ挿
入窓１４が打抜かれる際に、本発明の特徴である０、２
〜０．４〔■φ〕程度のチップ・キャビティ位置ｉＩａ
ｍ穴（チップ・挿入窓位置ｉ１ｍ大）１５ｍ、１５ｂが
同−型でｌｉ’１時に打抜かれた第２のセラミック板（
グリーン・シート）１６を中間層に有する。
そして前記チップ挿入窓１４及びその周辺部の配線接続
（ワイヤ・ボンデイン４域を表出する窓１７を有し、上
面にメタライズ層からなるキャップろう付は枠１８を有
する従来同様の構造の第３のセラミック板（グリーン・
シート）１９を最上層に有してなっている。
（７）発明の効果 上記の１うに本発明を適用した半導体パッケージに於て
は、チップ・挿入窓１４即ちチップ、キャビティとチッ
プ・キャビティ位置認識穴１５ｍ、１５ｂが同−型によ
って同時に打抜かれる。従ってチップ・キャビティとチ
ップ・キャビティ位置認識穴との間に相対位置のずれを
生じないので、チップΦ中ヤビティ位置認識穴の位置を
ＴＶカメラ等で検出することによりチップ・キャビティ
位置を正確に一識することが可能である。
父本発明の構造に於てはチップ・キャビティ位置解繊マ
ークを穴（刻印月こよって構成しているので、ＴＶカメ
ラ等による検出感度が高く正確な位置検出ができる。
なお本発明は、上記デ凰アル・インライン瀝に限らず、
ＬＣＣ（ＬｅａｄｌｅｓｓＣｈｉｐ　ａ）−辺方向成る
いは四辺方向に外部リードを有するパッケージや、底面
に外部リードを有するプラグ・イン・タイプのパッケー
ジにも適用できる。
以上説明したように本発明によれば半導体パッケージに
於けるチップ・會ヤビティ位置の正確な認識−１可能に
なるので、自動ポンディング装置等によって半導体パッ
ケージ内に搭載する半導体チップをＬり大型化高集積化
することが可能となる。
【図面の簡単な説明】
集１８１１は一従米構造の上面図（ｊＬ）及び工程説明
図（ｂ）、第２図は他の従来構造の上面図、第３図は本
発明の一実施例に於ける上面１１（ａ）及びＡ−Ａ　’
矢視断面図（ｂ）、＠４ｔＩＡｔｉ上記一実施例上記性
るノくツケージ本体構成図である。 図に於て、１１はチップ・ステージ、１２は第１のセラ
ミック板、ｌｓは内部配線、１４＃′ｉ、チップ挿入窓
、１５ｍ、１８ｂａチツプ・キャビティ位置認識穴、１
６は第２のセラミック板、１７はチップ挿入窓及び配線
接続領域を表出する窓、１８はキャップろう付は枠、１
９は＃！３のセラｔｙり板、２０はろう材、２１は外部
リードを示す。 ｆｙｌ　　図 （０−）Ｃし１ Ｐ２図 ′Ｐ　予　図 ｔ４図 手続補正書（自発） 昭和　　　年　　　　月　　　　ＩＪ ５？、Ｉｌ、２９ 特許庁長官殿 １゛ド１１の表示 昭和ＱｄＱ′、特許願第１７７１３８８号２イε四力８
称 半導体パッケージ ３　噛１１−をノる者 ！４＆ｆ’ｌとの関係　　　　　ＩＬ許−１５願人Ｉｔ
　Ａ〒　神奈川県用崎市中原区１凹）１Ｅ中１０１５番
地（５２２）名称富士通株式会社 ４　代　　理　　人　　　　　１ｉ４ｉＪ＋奈ハＩ県川
崎市中原区上小ｌＩ中１０１５番地Ｊ士通株式会社内 昭和　　年　　月　　１・　　な　し ｌ）本願８ＡＪ誉第１良の特許請求の範囲を以下の様に
補正する。 ［少なくとも、上面にチップ・ステージを有する第１の
セラミック板と、前記チップ・ステージ＋ｆｉｔ−表出
するチップ挿入窓を有し、且つ少なくとも上面に内部配
線が形成された第２のセラミック板と、前記チップ挿入
窓及びその周辺部の配線接続領域を表出する窓を有する
第３のセラミック板とが順次積層されてなる半導体パッ
ケージに於て、ｍ配窓により表出される前記第２のセラ
ミック板に於ける配線接続領域向に、前記チップ挿入窓
打抜きと同時に同−型によって刻印したチップ挿入態位
ｒＩｔｇ繊マークを設けてなることを特徴とする半導体
パッケージ、」 ２）本願明細書第６頁第３行〜第４行を以ｆの様に補正
する。 「ツクージに於て、前記窓によね表出される前記第２の
カラミツク板（グリーン・シート）に於ける配線接続領
域面に、」

Claims (1)

    【特許請求の範囲】
  1. 少なくとも、上面にチップ・ステージを有する第１のセ
    ラミック板と、前記チップ・ステージ面を表出するチッ
    プ挿入窓を有し、且つ少なくとも１面に内部配１Ｍ妙１
    形成された１Ｍ２のセラミック板と、前記チップ挿入窓
    及びその周辺部の配置１ｍ続憤域を表出する窓を有する
    第３の七ジャック板とが順次積層されてなる半導体パッ
    ケージに於て、前記第２のセラミック板に於ける配線接
    続領域面に、前記チップ挿入窓打抜きと同時に同一型に
    よって刻印したチップ挿入窓位置認識マークを設けてな
    ることを特徴とする半導体パッケージ。
JP56177888A 1981-11-06 1981-11-06 半導体パツケ−ジ Expired JPS6038868B2 (ja)

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EP0079211B1 (en) 1989-01-18
EP0079211A2 (en) 1983-05-18
JPS6038868B2 (ja) 1985-09-03
US4710250A (en) 1987-12-01
EP0079211A3 (en) 1985-05-22

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