JPS5879725A - 半導体パツケ−ジ - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は牛尋体装置用セラミック・パッケージの構造に
係り、特に該セラミック・パッケージに於けるチップ挿
入用凹部(チップ・キャビティ)位置認識マークの構造
に関する。
係り、特に該セラミック・パッケージに於けるチップ挿
入用凹部(チップ・キャビティ)位置認識マークの構造
に関する。
(2)技術の背景
半導体集積回路(IC)の高集積化に伴い、そのチップ
サイズは大塵になる傾向薯こある。然し半導体メモリ素
子等に於ては集積度が増しチップが大部化しても1パツ
ケージのビン数は必ずしも増えない。従りて集積度のよ
り高いメモリ・チップを従来のパッケージに搭載し、従
来素子との互換性を持たぜることは、計算機システム等
の規模増大に伴なうシステムの大型化を避けるうえで重
畳なことである。−男手導体装置用セラミック・パッケ
ージに於ては公知のように半導体チップはチップ・キャ
ビティ内に搭載されるが、このテップ・キャビティの大
きさはパッケージの盤格(大きさ)により自ずから限界
を生ずる。従って従来のパッケージに工り高集積度のメ
モリ・チップを搭載する際には、チップ・キャビティの
チップに対する余裕寸法が極めて少なくなる。そこでこ
のような場合Iこif、TV左カメラを用いてチップ会
キャビティ位置を正確に認識しながらチップの搭載がな
さる。
サイズは大塵になる傾向薯こある。然し半導体メモリ素
子等に於ては集積度が増しチップが大部化しても1パツ
ケージのビン数は必ずしも増えない。従りて集積度のよ
り高いメモリ・チップを従来のパッケージに搭載し、従
来素子との互換性を持たぜることは、計算機システム等
の規模増大に伴なうシステムの大型化を避けるうえで重
畳なことである。−男手導体装置用セラミック・パッケ
ージに於ては公知のように半導体チップはチップ・キャ
ビティ内に搭載されるが、このテップ・キャビティの大
きさはパッケージの盤格(大きさ)により自ずから限界
を生ずる。従って従来のパッケージに工り高集積度のメ
モリ・チップを搭載する際には、チップ・キャビティの
チップに対する余裕寸法が極めて少なくなる。そこでこ
のような場合Iこif、TV左カメラを用いてチップ会
キャビティ位置を正確に認識しながらチップの搭載がな
さる。
(3) 従来技術と問題点
上記キャビティ位置m鐵マークの配設構造には従米次の
二極類があった・即ち第1の構造は第1図(a)に示す
上面図のように、今ヤビティ位置1wtマークMをチッ
プキャビティC内に設ける構造である(図中Saは第3
のセラミック板、WBは配m接続領域)、そして該構造
を有するパッケージL第1図(b)に示す工程説明図の
ように、第1のセラミック板(グリーン・シート)1上
にキャビティ位置認識マークMを有し、メタライズ層か
らなるチップ・ステージ2を印刷形成し、該第1のセラ
ミック板l上にfl!Jじくメタライズ層からなる内部
配83が印刷形成され、チップ・キャビティCとなるチ
ップ挿入窓4が打ち抜かれた第2のセラミック板(グリ
ーン・シート)5を重ね、更にその上にチップ−キャビ
ティC及び配IIl接続領域WBを表出する窓6を有す
る第3のセラミック板(グリーン・シート)7を重ねて
焼成せしめることにより形成される・従って#第1の構
造に於てはチップ・キャビティCの位置とia!*マー
クMとの相対位置間には、チップ・ステージ2印刷時の
位置ずれ、#glのセラミック板lと菖2のセラミック
板5の重ね合わゼの位置ずれ等に起因する±0.2〔■
〕程度の誤差が生ずる。
二極類があった・即ち第1の構造は第1図(a)に示す
上面図のように、今ヤビティ位置1wtマークMをチッ
プキャビティC内に設ける構造である(図中Saは第3
のセラミック板、WBは配m接続領域)、そして該構造
を有するパッケージL第1図(b)に示す工程説明図の
ように、第1のセラミック板(グリーン・シート)1上
にキャビティ位置認識マークMを有し、メタライズ層か
らなるチップ・ステージ2を印刷形成し、該第1のセラ
ミック板l上にfl!Jじくメタライズ層からなる内部
配83が印刷形成され、チップ・キャビティCとなるチ
ップ挿入窓4が打ち抜かれた第2のセラミック板(グリ
ーン・シート)5を重ね、更にその上にチップ−キャビ
ティC及び配IIl接続領域WBを表出する窓6を有す
る第3のセラミック板(グリーン・シート)7を重ねて
焼成せしめることにより形成される・従って#第1の構
造に於てはチップ・キャビティCの位置とia!*マー
クMとの相対位置間には、チップ・ステージ2印刷時の
位置ずれ、#glのセラミック板lと菖2のセラミック
板5の重ね合わゼの位置ずれ等に起因する±0.2〔■
〕程度の誤差が生ずる。
父系2の構造は第2図に示す上面図に示すように配線接
続領域WBJc中ヤビティ位置認識マークMを設けた構
造である。そして該構造に於ては、第2のセラミック板
5に内部配IIi!3を印刷形成する際、fff1時に
位置認識マークMを印刷形成し、然る後チップ会キャビ
ティCとなるチップ押入窓4が打ち抜かれる。(図中7
は第3のセラミック板)従って註第2の構造に於てはパ
ターン印刷工程と窓打抜き工程間の位置合わデ ゼm差によって、チッY・キャビティCの位置と認識マ
ークMの相対位置間に±0.1〔■〕程度の誤差が生ず
る。
続領域WBJc中ヤビティ位置認識マークMを設けた構
造である。そして該構造に於ては、第2のセラミック板
5に内部配IIi!3を印刷形成する際、fff1時に
位置認識マークMを印刷形成し、然る後チップ会キャビ
ティCとなるチップ押入窓4が打ち抜かれる。(図中7
は第3のセラミック板)従って註第2の構造に於てはパ
ターン印刷工程と窓打抜き工程間の位置合わデ ゼm差によって、チッY・キャビティCの位置と認識マ
ークMの相対位置間に±0.1〔■〕程度の誤差が生ず
る。
上記のように従来構造に於ては、チップ・キャビティ位
置とチップ−キャビティ位置g*−−クの間に±0.1
〜0.2〔■〕程度の位置誤差を生ずるために、テップ
・キャビティ内に搭載されるチップの大きさは、#誤差
の分だけ小さく制限されるという問題があった。
置とチップ−キャビティ位置g*−−クの間に±0.1
〜0.2〔■〕程度の位置誤差を生ずるために、テップ
・キャビティ内に搭載されるチップの大きさは、#誤差
の分だけ小さく制限されるという問題があった。
(4)発明の目的
本発明は上記問題点に鑑み、チップ・キャピテイ位置に
対して位置誤差なく形成することができるチップ・キャ
ビティ位置認識マークの配設構造を提供する。
対して位置誤差なく形成することができるチップ・キャ
ビティ位置認識マークの配設構造を提供する。
(5)発明の構成
本発明は少なくとも、上面にチップ・ステージを有する
第1のセラミック板(グリーン・シート)と、前記チッ
プ舎ステージ面を表出するチップ挿入窓を有し、且つ少
なくとも上面に内部配線が形成された第2のセラミック
板(グリーンΦシート)と、l!tl記チップ挿入窓及
びその周辺部の配線接続領塚を表出する窓を有する第3
のセラミック板(グリーン費シート)とが順次積層され
てなる半導体装置用セラミック・ノく、ケージに於て、
前記第2のセラミック&(グリーン・シート)に於ける
配線接続領域面ζこ、チップ・キャビティを形成する前
記チップ挿入窓の打ち抜きと同時に、同−型によって刻
印したチップ挿入II(チップ・キャビティ)位置認識
マークを設けたことを特徴とする。
第1のセラミック板(グリーン・シート)と、前記チッ
プ舎ステージ面を表出するチップ挿入窓を有し、且つ少
なくとも上面に内部配線が形成された第2のセラミック
板(グリーンΦシート)と、l!tl記チップ挿入窓及
びその周辺部の配線接続領塚を表出する窓を有する第3
のセラミック板(グリーン費シート)とが順次積層され
てなる半導体装置用セラミック・ノく、ケージに於て、
前記第2のセラミック&(グリーン・シート)に於ける
配線接続領域面ζこ、チップ・キャビティを形成する前
記チップ挿入窓の打ち抜きと同時に、同−型によって刻
印したチップ挿入II(チップ・キャビティ)位置認識
マークを設けたことを特徴とする。
(6)発明の実施例
以下本発明を一実施例について、第3図に示す上面図(
a)及びA−A ’矢視断面拡大図(b)、第4図に示
すパッケージ本体構成図を用いて詳細に説明する・ 本発明の半導体パッケージは例えば欝3図(a)の上面
図及びwJ3図(b)のA−A’矢視断面図に示すLう
に、上面にメタライズ層からなるチップ・ステージ11
が形成された11g1のセラミック板(グリーン・シー
ト)12と、上面にメタライズ層からなる内部配@13
が形成されており、且つチップ・キャビティを構成する
チップ挿入窓14及びチップ・キャビティ位置&I繊穴
15a、15bが同時に同−型に工つて打抜がれたII
2のセラミツ/ 板(クリ−/・シー))16と、前記
チップ挿入窓14及びその周辺の内部配線配設面即ち配
線接続(ワイヤ・ボンディング)領域を表出する窓17
を有し、且つ上面の前記窓の周囲にメタライズ層からな
る午ヤップろう付は枠18が形成された第3のセラミッ
ク板(グリーン・シート)19が順次積層されその本体
が賛成されている。そして該パッケージ本体の対向する
二側面にはこれら側面上に延出された内部配線上に銀(
Ag)ろう等のろう材20にLり外部リード21が固着
されてなっている。なお前記キャビティ位fMII!穴
15a、15bは配−接続領域内に設けられ、一般的に
は図がのように対角線方向に配設するのが有利である。
a)及びA−A ’矢視断面拡大図(b)、第4図に示
すパッケージ本体構成図を用いて詳細に説明する・ 本発明の半導体パッケージは例えば欝3図(a)の上面
図及びwJ3図(b)のA−A’矢視断面図に示すLう
に、上面にメタライズ層からなるチップ・ステージ11
が形成された11g1のセラミック板(グリーン・シー
ト)12と、上面にメタライズ層からなる内部配@13
が形成されており、且つチップ・キャビティを構成する
チップ挿入窓14及びチップ・キャビティ位置&I繊穴
15a、15bが同時に同−型に工つて打抜がれたII
2のセラミツ/ 板(クリ−/・シー))16と、前記
チップ挿入窓14及びその周辺の内部配線配設面即ち配
線接続(ワイヤ・ボンディング)領域を表出する窓17
を有し、且つ上面の前記窓の周囲にメタライズ層からな
る午ヤップろう付は枠18が形成された第3のセラミッ
ク板(グリーン・シート)19が順次積層されその本体
が賛成されている。そして該パッケージ本体の対向する
二側面にはこれら側面上に延出された内部配線上に銀(
Ag)ろう等のろう材20にLり外部リード21が固着
されてなっている。なお前記キャビティ位fMII!穴
15a、15bは配−接続領域内に設けられ、一般的に
は図がのように対角線方向に配設するのが有利である。
又牛ヤビティ位置W識マークは上紀丸孔鈴
に限らず方法の大でも良く、蔓に又必ずしも貫通穴であ
る必11はない。又該パッケージに於て、チ、プ・ステ
ージ11.内部配線、13、外部リード21等の表出面
に社会(Au )メッキ等が施される。
る必11はない。又該パッケージに於て、チ、プ・ステ
ージ11.内部配線、13、外部リード21等の表出面
に社会(Au )メッキ等が施される。
上記実施偶の半導体パッケージ本体の構成を更に詳しく
示したのが第4図である。即ち上記パッケージ本体は、
スクリーン印刷等により形成されたメタライズ層からな
り、側面に延出された配−を有するチップ・ステージ1
1を上面に有し、且つ対向す二側面に外部リードろう付
は用メタライズ層22を有する従来構造の第1のセラミ
ック板(グリーン・シート)12を下層曇こ有する。そ
して従来通り上面にメタライズ層からなる内部配1I1
3がスクリーン印刷等に1り形成されており、チップ挿
入窓14が打抜かれる際に、本発明の特徴である0、2
〜0.4〔■φ〕程度のチップ・キャビティ位置iIa
m穴(チップ・挿入窓位置i1m大)15m、15bが
同−型でli’1時に打抜かれた第2のセラミック板(
グリーン・シート)16を中間層に有する。
示したのが第4図である。即ち上記パッケージ本体は、
スクリーン印刷等により形成されたメタライズ層からな
り、側面に延出された配−を有するチップ・ステージ1
1を上面に有し、且つ対向す二側面に外部リードろう付
は用メタライズ層22を有する従来構造の第1のセラミ
ック板(グリーン・シート)12を下層曇こ有する。そ
して従来通り上面にメタライズ層からなる内部配1I1
3がスクリーン印刷等に1り形成されており、チップ挿
入窓14が打抜かれる際に、本発明の特徴である0、2
〜0.4〔■φ〕程度のチップ・キャビティ位置iIa
m穴(チップ・挿入窓位置i1m大)15m、15bが
同−型でli’1時に打抜かれた第2のセラミック板(
グリーン・シート)16を中間層に有する。
そして前記チップ挿入窓14及びその周辺部の配線接続
(ワイヤ・ボンデイン4域を表出する窓17を有し、上
面にメタライズ層からなるキャップろう付は枠18を有
する従来同様の構造の第3のセラミック板(グリーン・
シート)19を最上層に有してなっている。
(ワイヤ・ボンデイン4域を表出する窓17を有し、上
面にメタライズ層からなるキャップろう付は枠18を有
する従来同様の構造の第3のセラミック板(グリーン・
シート)19を最上層に有してなっている。
(7)発明の効果
上記の1うに本発明を適用した半導体パッケージに於て
は、チップ・挿入窓14即ちチップ、キャビティとチッ
プ・キャビティ位置認識穴15m、15bが同−型によ
って同時に打抜かれる。従ってチップ・キャビティとチ
ップ・キャビティ位置認識穴との間に相対位置のずれを
生じないので、チップΦ中ヤビティ位置認識穴の位置を
TVカメラ等で検出することによりチップ・キャビティ
位置を正確に一識することが可能である。
は、チップ・挿入窓14即ちチップ、キャビティとチッ
プ・キャビティ位置認識穴15m、15bが同−型によ
って同時に打抜かれる。従ってチップ・キャビティとチ
ップ・キャビティ位置認識穴との間に相対位置のずれを
生じないので、チップΦ中ヤビティ位置認識穴の位置を
TVカメラ等で検出することによりチップ・キャビティ
位置を正確に一識することが可能である。
父本発明の構造に於てはチップ・キャビティ位置解繊マ
ークを穴(刻印月こよって構成しているので、TVカメ
ラ等による検出感度が高く正確な位置検出ができる。
ークを穴(刻印月こよって構成しているので、TVカメ
ラ等による検出感度が高く正確な位置検出ができる。
なお本発明は、上記デ凰アル・インライン瀝に限らず、
LCC(LeadlessChip a)−辺方向成る
いは四辺方向に外部リードを有するパッケージや、底面
に外部リードを有するプラグ・イン・タイプのパッケー
ジにも適用できる。
LCC(LeadlessChip a)−辺方向成る
いは四辺方向に外部リードを有するパッケージや、底面
に外部リードを有するプラグ・イン・タイプのパッケー
ジにも適用できる。
以上説明したように本発明によれば半導体パッケージに
於けるチップ・會ヤビティ位置の正確な認識−1可能に
なるので、自動ポンディング装置等によって半導体パッ
ケージ内に搭載する半導体チップをLり大型化高集積化
することが可能となる。
於けるチップ・會ヤビティ位置の正確な認識−1可能に
なるので、自動ポンディング装置等によって半導体パッ
ケージ内に搭載する半導体チップをLり大型化高集積化
することが可能となる。
集1811は一従米構造の上面図(jL)及び工程説明
図(b)、第2図は他の従来構造の上面図、第3図は本
発明の一実施例に於ける上面11(a)及びA−A ’
矢視断面図(b)、@4tIAti上記一実施例上記性
るノくツケージ本体構成図である。 図に於て、11はチップ・ステージ、12は第1のセラ
ミック板、lsは内部配線、14#′i、チップ挿入窓
、15m、18baチツプ・キャビティ位置認識穴、1
6は第2のセラミック板、17はチップ挿入窓及び配線
接続領域を表出する窓、18はキャップろう付は枠、1
9は#!3のセラtyり板、20はろう材、21は外部
リードを示す。 fyl 図 (0−)Cし1 P2図 ′P 予 図 t4図 手続補正書(自発) 昭和 年 月 IJ 5?、Il、29 特許庁長官殿 1゛ド11の表示 昭和QdQ′、特許願第1771388号2イε四力8
称 半導体パッケージ 3 噛11−をノる者 !4&f’lとの関係 IL許−15願人It
A〒 神奈川県用崎市中原区1凹)1E中1015番
地(522)名称富士通株式会社 4 代 理 人 1i4iJ+奈ハI県川
崎市中原区上小lI中1015番地J士通株式会社内 昭和 年 月 1・ な し l)本願8AJ誉第1良の特許請求の範囲を以下の様に
補正する。 [少なくとも、上面にチップ・ステージを有する第1の
セラミック板と、前記チップ・ステージ+fit−表出
するチップ挿入窓を有し、且つ少なくとも上面に内部配
線が形成された第2のセラミック板と、前記チップ挿入
窓及びその周辺部の配線接続領域を表出する窓を有する
第3のセラミック板とが順次積層されてなる半導体パッ
ケージに於て、m配窓により表出される前記第2のセラ
ミック板に於ける配線接続領域向に、前記チップ挿入窓
打抜きと同時に同−型によって刻印したチップ挿入態位
rItg繊マークを設けてなることを特徴とする半導体
パッケージ、」 2)本願明細書第6頁第3行〜第4行を以fの様に補正
する。 「ツクージに於て、前記窓によね表出される前記第2の
カラミツク板(グリーン・シート)に於ける配線接続領
域面に、」
図(b)、第2図は他の従来構造の上面図、第3図は本
発明の一実施例に於ける上面11(a)及びA−A ’
矢視断面図(b)、@4tIAti上記一実施例上記性
るノくツケージ本体構成図である。 図に於て、11はチップ・ステージ、12は第1のセラ
ミック板、lsは内部配線、14#′i、チップ挿入窓
、15m、18baチツプ・キャビティ位置認識穴、1
6は第2のセラミック板、17はチップ挿入窓及び配線
接続領域を表出する窓、18はキャップろう付は枠、1
9は#!3のセラtyり板、20はろう材、21は外部
リードを示す。 fyl 図 (0−)Cし1 P2図 ′P 予 図 t4図 手続補正書(自発) 昭和 年 月 IJ 5?、Il、29 特許庁長官殿 1゛ド11の表示 昭和QdQ′、特許願第1771388号2イε四力8
称 半導体パッケージ 3 噛11−をノる者 !4&f’lとの関係 IL許−15願人It
A〒 神奈川県用崎市中原区1凹)1E中1015番
地(522)名称富士通株式会社 4 代 理 人 1i4iJ+奈ハI県川
崎市中原区上小lI中1015番地J士通株式会社内 昭和 年 月 1・ な し l)本願8AJ誉第1良の特許請求の範囲を以下の様に
補正する。 [少なくとも、上面にチップ・ステージを有する第1の
セラミック板と、前記チップ・ステージ+fit−表出
するチップ挿入窓を有し、且つ少なくとも上面に内部配
線が形成された第2のセラミック板と、前記チップ挿入
窓及びその周辺部の配線接続領域を表出する窓を有する
第3のセラミック板とが順次積層されてなる半導体パッ
ケージに於て、m配窓により表出される前記第2のセラ
ミック板に於ける配線接続領域向に、前記チップ挿入窓
打抜きと同時に同−型によって刻印したチップ挿入態位
rItg繊マークを設けてなることを特徴とする半導体
パッケージ、」 2)本願明細書第6頁第3行〜第4行を以fの様に補正
する。 「ツクージに於て、前記窓によね表出される前記第2の
カラミツク板(グリーン・シート)に於ける配線接続領
域面に、」
Claims (1)
- 少なくとも、上面にチップ・ステージを有する第1のセ
ラミック板と、前記チップ・ステージ面を表出するチッ
プ挿入窓を有し、且つ少なくとも1面に内部配1M妙1
形成された1M2のセラミック板と、前記チップ挿入窓
及びその周辺部の配置1m続憤域を表出する窓を有する
第3の七ジャック板とが順次積層されてなる半導体パッ
ケージに於て、前記第2のセラミック板に於ける配線接
続領域面に、前記チップ挿入窓打抜きと同時に同一型に
よって刻印したチップ挿入窓位置認識マークを設けてな
ることを特徴とする半導体パッケージ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56177888A JPS6038868B2 (ja) | 1981-11-06 | 1981-11-06 | 半導体パツケ−ジ |
DE8282305890T DE3279378D1 (en) | 1981-11-06 | 1982-11-05 | Package for semiconductor device and method for its production |
EP82305890A EP0079211B1 (en) | 1981-11-06 | 1982-11-05 | Package for semiconductor device and method for its production |
US06/809,796 US4710250A (en) | 1981-11-06 | 1986-02-11 | Method for producing a package for a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56177888A JPS6038868B2 (ja) | 1981-11-06 | 1981-11-06 | 半導体パツケ−ジ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5879725A true JPS5879725A (ja) | 1983-05-13 |
JPS6038868B2 JPS6038868B2 (ja) | 1985-09-03 |
Family
ID=16038808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56177888A Expired JPS6038868B2 (ja) | 1981-11-06 | 1981-11-06 | 半導体パツケ−ジ |
Country Status (4)
Country | Link |
---|---|
US (1) | US4710250A (ja) |
EP (1) | EP0079211B1 (ja) |
JP (1) | JPS6038868B2 (ja) |
DE (1) | DE3279378D1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63191638U (ja) * | 1987-05-28 | 1988-12-09 | ||
JPS6489545A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Package for semiconductor device |
US4924297A (en) * | 1987-07-22 | 1990-05-08 | Director General, Agency Of Industrial Science And Technology | Semiconductor device package structure |
JP2011249592A (ja) * | 2010-05-27 | 2011-12-08 | Kyocera Corp | 電子部品搭載用パッケージ |
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US5196918A (en) * | 1989-08-28 | 1993-03-23 | Sumitomo Electric Industries, Ltd. | Integrated circuit device and method for manufacturing the same |
US5061428A (en) * | 1990-01-04 | 1991-10-29 | Davidson Textron Inc. | Method for plastic coating foam molding insert |
FR2688929B1 (fr) * | 1992-03-23 | 1994-05-20 | Xeram | Procede d'obtention d'inserts ceramiques isolants par empilement multicouches. |
US5455385A (en) * | 1993-06-28 | 1995-10-03 | Harris Corporation | Multilayer LTCC tub architecture for hermetically sealing semiconductor die, external electrical access for which is provided by way of sidewall recesses |
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US5728244A (en) * | 1995-05-26 | 1998-03-17 | Ngk Insulators, Ltd. | Process for production of ceramic member having fine throughholes |
JP3420391B2 (ja) * | 1995-06-20 | 2003-06-23 | キヤノン株式会社 | 電気回路基板におけるアライメントマーク構造 |
JP2803717B2 (ja) * | 1996-03-21 | 1998-09-24 | 日本電気株式会社 | チップ状遮断部品及びその回路修復装置 |
US5858145A (en) * | 1996-10-15 | 1999-01-12 | Sarnoff Corporation | Method to control cavity dimensions of fired multilayer circuit boards on a support |
US7975343B2 (en) * | 2002-09-20 | 2011-07-12 | Colgate-Palmolive Company | Toothbrush |
FR2913529B1 (fr) * | 2007-03-09 | 2009-04-24 | E2V Semiconductors Soc Par Act | Boitier de circuit integre,notamment pour capteur d'image, et procede de positionnement |
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US3770529A (en) * | 1970-08-25 | 1973-11-06 | Ibm | Method of fabricating multilayer circuits |
US3778686A (en) * | 1972-08-18 | 1973-12-11 | Motorola Inc | Carrier for beam lead integrated circuits |
US4007479A (en) * | 1976-03-29 | 1977-02-08 | Honeywell Information Systems, Inc. | Fixture for an integrated circuit chip |
US4066485A (en) * | 1977-01-21 | 1978-01-03 | Rca Corporation | Method of fabricating a semiconductor device |
JPS5419360A (en) * | 1977-07-14 | 1979-02-14 | Oki Electric Ind Co Ltd | Ic case with resistors |
JPH0214777B2 (ja) * | 1979-07-04 | 1990-04-10 | Uesuchinguhausu Bureiku Ando Shigunaru Co Ltd | |
US4288841A (en) * | 1979-09-20 | 1981-09-08 | Bell Telephone Laboratories, Incorporated | Double cavity semiconductor chip carrier |
JPS5834952A (ja) * | 1981-08-26 | 1983-03-01 | Nec Corp | 半導体装置用テ−プキヤリア |
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-
1981
- 1981-11-06 JP JP56177888A patent/JPS6038868B2/ja not_active Expired
-
1982
- 1982-11-05 EP EP82305890A patent/EP0079211B1/en not_active Expired
- 1982-11-05 DE DE8282305890T patent/DE3279378D1/de not_active Expired
-
1986
- 1986-02-11 US US06/809,796 patent/US4710250A/en not_active Expired - Fee Related
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JP2011249592A (ja) * | 2010-05-27 | 2011-12-08 | Kyocera Corp | 電子部品搭載用パッケージ |
Also Published As
Publication number | Publication date |
---|---|
US4710250A (en) | 1987-12-01 |
EP0079211A3 (en) | 1985-05-22 |
DE3279378D1 (en) | 1989-02-23 |
EP0079211A2 (en) | 1983-05-18 |
JPS6038868B2 (ja) | 1985-09-03 |
EP0079211B1 (en) | 1989-01-18 |
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