JPS62101064A - 高密度集積回路装置 - Google Patents
高密度集積回路装置Info
- Publication number
- JPS62101064A JPS62101064A JP24032085A JP24032085A JPS62101064A JP S62101064 A JPS62101064 A JP S62101064A JP 24032085 A JP24032085 A JP 24032085A JP 24032085 A JP24032085 A JP 24032085A JP S62101064 A JPS62101064 A JP S62101064A
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- JP
- Japan
- Prior art keywords
- lead frame
- layer
- wiring layers
- integrated circuit
- sheet
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プラスチックパッケージ方式を採用して回
路を三次元的に塔載することを可能にし１こ高密度集積
回路装置に関するものである。
路を三次元的に塔載することを可能にし１こ高密度集積
回路装置に関するものである。
周知のプラスチックパッケージ方式の集積回路装置は、
リードフレームのアイランド上に１１１＋！４のＩＣチ
ップを塔載し、これを各々端子（こワイヤボンディング
して端）の一部を除く全体を封止樹、脂により被覆し１
こものである。
リードフレームのアイランド上に１１１＋！４のＩＣチ
ップを塔載し、これを各々端子（こワイヤボンディング
して端）の一部を除く全体を封止樹、脂により被覆し１
こものである。
しかし、リードフレーム上（こ１個のＩＣチップしか塔
載しないこの方式は、スペース的な無駄が多い。ま１こ
、リードフレームの構造−１−１内部に配線パターンを
作れないため、パッケージ内（こ、コンデンサ、抵抗と
云つ１こ受動素子を塔載できず、高密度集積化の要求に
応え得ない。
載しないこの方式は、スペース的な無駄が多い。ま１こ
、リードフレームの構造−１−１内部に配線パターンを
作れないため、パッケージ内（こ、コンデンサ、抵抗と
云つ１こ受動素子を塔載できず、高密度集積化の要求に
応え得ない。
一方、これも周知であるセラミック配線基板は、ＩＣ’
チップ等の能動素子と受動素子のマルチ塔１１あが可能
であり、集積回路の高密度化昏こ適しているが、その反
面、外形が多様化する１こめ、全工程に互る自動組立が
難しく、また、モールドを、もともと信頼性のさして高
くない粉体モールド方式、液体浸漬方式等によって行な
っている１こめ、パッケージ方式に比して封止の信頼性
に劣ると云う問題がある。
チップ等の能動素子と受動素子のマルチ塔１１あが可能
であり、集積回路の高密度化昏こ適しているが、その反
面、外形が多様化する１こめ、全工程に互る自動組立が
難しく、また、モールドを、もともと信頼性のさして高
くない粉体モールド方式、液体浸漬方式等によって行な
っている１こめ、パッケージ方式に比して封止の信頼性
に劣ると云う問題がある。
そこで、この発明は、モノリシックＩＣの・組立装置に
よる組立及び回路の三次元的な高密度搭載を可能ならし
め、なおかつ、プラスチックパッケージと同等の封止信
頼性を確保し得るようにすることを１］的としている。
よる組立及び回路の三次元的な高密度搭載を可能ならし
め、なおかつ、プラスチックパッケージと同等の封止信
頼性を確保し得るようにすることを１］的としている。
〔問題点を解決する１こめの手段〕
上記の１］的を達成するこの発明の集積回路装置は、第
１図の概念図に示すように、リードフレーム１の片面又
は両面に、コーティングされたアルミナ絶縁層２／その
層の端縁部でリードフレームに電気接続さ扛た膜状配線
層３／各々が１層もしくは交互（こ複数層設けられるア
ルミナグリーンシート４とそのシートの一面に印刷され
てシートの他面側にある」１記の配線層にシートのスル
ーホール５の部分を介して電気的に接続された配線層６
が順次積層されると共Ｑこ」二記各配線層は少なくとも
いずれかの１層が抵抗７等の受動素子を含み、まγこ、
リードフレームの片面側の最Ｊ二層部には、グリーンシ
ート上の配線層６にボンディングされγこＩＣチップ８
等の能動素子とコンデンサ９等の回路構成に必要な他の
受動素子とが塔載され、さらに、リードフレームの端子
の一部を除く全体が耐重樹脂１０に被覆されて成る。
１図の概念図に示すように、リードフレーム１の片面又
は両面に、コーティングされたアルミナ絶縁層２／その
層の端縁部でリードフレームに電気接続さ扛た膜状配線
層３／各々が１層もしくは交互（こ複数層設けられるア
ルミナグリーンシート４とそのシートの一面に印刷され
てシートの他面側にある」１記の配線層にシートのスル
ーホール５の部分を介して電気的に接続された配線層６
が順次積層されると共Ｑこ」二記各配線層は少なくとも
いずれかの１層が抵抗７等の受動素子を含み、まγこ、
リードフレームの片面側の最Ｊ二層部には、グリーンシ
ート上の配線層６にボンディングされγこＩＣチップ８
等の能動素子とコンデンサ９等の回路構成に必要な他の
受動素子とが塔載され、さらに、リードフレームの端子
の一部を除く全体が耐重樹脂１０に被覆されて成る。
この装置は、リードフレーム上を二、配線層の印刷され
たアルミナグリーンシートを積層することにより、素子
を含む回路の立体的な搭載を可能にし、ま１こ、リード
フレームを採用して組立時の搬送、位置決めをリードフ
レームを利用して行うことにより、モノリシックＴＣの
自動化装置（こよる全工程での自動組立を可能台こし、
さら裔こ、素子等の搭載部をトランスファモールドの可
能な樹脂で封止することをこまって封止の信頼性を高め
ており、パッケージの標準化も計れるｆこめ、量産性（
こも富むものである。
たアルミナグリーンシートを積層することにより、素子
を含む回路の立体的な搭載を可能にし、ま１こ、リード
フレームを採用して組立時の搬送、位置決めをリードフ
レームを利用して行うことにより、モノリシックＴＣの
自動化装置（こよる全工程での自動組立を可能台こし、
さら裔こ、素子等の搭載部をトランスファモールドの可
能な樹脂で封止することをこまって封止の信頼性を高め
ており、パッケージの標準化も計れるｆこめ、量産性（
こも富むものである。
この集積回路装置は、以下の手順に従って製造すること
ができる。
ができる。
即ち、先ず、第１の工程として、リードフレーム１のア
イランド上に、イオンブレーティング等の−ＩＪ知のコ
ーティング技術によりアルミナ絶縁層２ｅ形成する。な
お、このＦＪ２は、リードフレームの少なくとも片面に
あればよい。
イランド上に、イオンブレーティング等の−ＩＪ知のコ
ーティング技術によりアルミナ絶縁層２ｅ形成する。な
お、このＦＪ２は、リードフレームの少なくとも片面に
あればよい。
次に、その層２上に、導体１１、抵抗体７等を薄、嘆、
厚膜等の形成技術（こよってっけ、パターンｒヒされた
膜状の配線層３を得る。
厚膜等の形成技術（こよってっけ、パターンｒヒされた
膜状の配線層３を得る。
一方、層３」二（こ積／７するグリーンシート４は別途
用意し、予め、スルーホール５を設け、さらに、その−
面に導体１１、抵抗体７等を印刷して成る配線層６を形
成しておく。
用意し、予め、スルーホール５を設け、さらに、その−
面に導体１１、抵抗体７等を印刷して成る配線層６を形
成しておく。
そして、このグリーンシート４を、そのシートが配線層
３側にくるよう（こして、少なくともフレーム１の片面
側の層３」二（こ〆Ｒね、低温焼成する。
３側にくるよう（こして、少なくともフレーム１の片面
側の層３」二（こ〆Ｒね、低温焼成する。
これにより、シート４は層３」―に接着し、また配線層
３と６は、スルーホール５を埋める導体にまって電気的
につながる。
３と６は、スルーホール５を埋める導体にまって電気的
につながる。
この後、リードフレーム１の片面側の最−に層に、ＩＣ
チップ８やコンデンサ９等の素子を、配線層６に対しグ
イボンド或いはワイヤボンドして実装し、しかる後、通
常のプラスチックパッケージと同様に、封止樹：Ｉｎ
１０のトランスファモールド成形、リードフレームのブ
リッジ切除、端子の曲げ加工等を行う。以上で、この発
明の装置が完成する。第２図は、上記の製作手順を示す
工程図である。
チップ８やコンデンサ９等の素子を、配線層６に対しグ
イボンド或いはワイヤボンドして実装し、しかる後、通
常のプラスチックパッケージと同様に、封止樹：Ｉｎ
１０のトランスファモールド成形、リードフレームのブ
リッジ切除、端子の曲げ加工等を行う。以上で、この発
明の装置が完成する。第２図は、上記の製作手順を示す
工程図である。
なお、この発明に用いるリードフレームは、デュアルイ
ンライン、シングルインラインのいずれのタイプであっ
てもよい。
ンライン、シングルインラインのいずれのタイプであっ
てもよい。
以上述べたよう（こ、この発明の高密度集積回路装置は
、リードフレーム上にアルミナのコーティング絶縁層と
膜状配線層を設け、その上（こ、配線層の印刷されｆこ
セラミックグリーンシートを任意枚数重ねて一体化しｆ
こ後、ＩＣチップ等の能動素子と、配線層に含まれる受
動素子とは別機能の受動素子とを塔載し、端子の一部を
除く外周を封止樹脂で被覆しであるので、回路の三次元
的な配列及び能動、受動画素子のマルチな高密度塔載が
可能になる。
、リードフレーム上にアルミナのコーティング絶縁層と
膜状配線層を設け、その上（こ、配線層の印刷されｆこ
セラミックグリーンシートを任意枚数重ねて一体化しｆ
こ後、ＩＣチップ等の能動素子と、配線層に含まれる受
動素子とは別機能の受動素子とを塔載し、端子の一部を
除く外周を封止樹脂で被覆しであるので、回路の三次元
的な配列及び能動、受動画素子のマルチな高密度塔載が
可能になる。
ま１こ、リードフレームを、搬送、位置決めの要素とし
て利用できるので、周知のプラスチックパッケージの自
動組立装置番こよる全工程の自動組立がｉｉＪ能になる
。
て利用できるので、周知のプラスチックパッケージの自
動組立装置番こよる全工程の自動組立がｉｉＪ能になる
。
さら瘉こ、封止をトランスファモールドをこまって行う
１こめ、封旧信頼性番こ優れ、パッケージの標準化も可
能（二なる。
１こめ、封旧信頼性番こ優れ、パッケージの標準化も可
能（二なる。
第１図は、この発明の装置の概念的な構成を示す断面図
、第２図はその製造手順を示す工程図である。
、第２図はその製造手順を示す工程図である。
Claims (1)
- （１）リードフレームの片面又は両面に、コーティング
されたアルミナ絶縁層／その層の端縁部でリードフレー
ムに電気接続された膜状配線層／各々が１層もしくは交
互に複数層設けられるアルミナグリーンシートとそのシ
ートの一面に印刷されてシートの他面側にある上記の配
線層にシートのスルーホール部を介して電気的に接続さ
れた配線層が順次積層されると共に上記各配線層は少な
くともいずれかの１層が抵抗等の受動素子を含み、また
、リードフレームの片面側の最上層部には、グリーンシ
ート上の配線層にボンディングされたＩＣチップ等の能
動素子とコンデンサ等の回路構成に必要な他の受動素子
とが塔載され、さらに、リードフレームの端子の一部を
除く全体が封止樹脂に被覆されている高密度集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24032085A JPS62101064A (ja) | 1985-10-26 | 1985-10-26 | 高密度集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24032085A JPS62101064A (ja) | 1985-10-26 | 1985-10-26 | 高密度集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62101064A true JPS62101064A (ja) | 1987-05-11 |
Family
ID=17057712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24032085A Pending JPS62101064A (ja) | 1985-10-26 | 1985-10-26 | 高密度集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62101064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286338A (ja) * | 1988-05-12 | 1989-11-17 | Ibiden Co Ltd | 電子部品搭載用基板 |
| JPH02196450A (ja) * | 1989-01-25 | 1990-08-03 | Nec Corp | 樹脂封止型半導体装置 |
| WO1996006459A1 (en) * | 1994-08-25 | 1996-02-29 | National Semiconductor Corporation | Component stacking in multi-chip semiconductor packages |
-
1985
- 1985-10-26 JP JP24032085A patent/JPS62101064A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286338A (ja) * | 1988-05-12 | 1989-11-17 | Ibiden Co Ltd | 電子部品搭載用基板 |
| JPH02196450A (ja) * | 1989-01-25 | 1990-08-03 | Nec Corp | 樹脂封止型半導体装置 |
| WO1996006459A1 (en) * | 1994-08-25 | 1996-02-29 | National Semiconductor Corporation | Component stacking in multi-chip semiconductor packages |
| US5629563A (en) * | 1994-08-25 | 1997-05-13 | National Semiconductor Corporation | Component stacking in multi-chip semiconductor packages |
| KR100360076B1 (ko) * | 1994-08-25 | 2003-01-15 | 내셔널 세미콘덕터 코포레이션 | 멀티칩반도체패키지에서의구성요소의적층 |
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