JPS5873164A - シヨツトキゲ−ト電界効果トランジスタとその製造方法 - Google Patents
シヨツトキゲ−ト電界効果トランジスタとその製造方法Info
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- JPS5873164A JPS5873164A JP17250281A JP17250281A JPS5873164A JP S5873164 A JPS5873164 A JP S5873164A JP 17250281 A JP17250281 A JP 17250281A JP 17250281 A JP17250281 A JP 17250281A JP S5873164 A JPS5873164 A JP S5873164A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はマイクロ波特性が良好でしかも製造が容易なシ
ョットキゲート電界効果トランジスタに関するものであ
る。 本発明は、材料については何ら制限されるものではなく
、８１などの、単元素半導体あるし１（よ化合物半導体
など広く一般の半導体材料に適用できるものであるが、
以下半導体材料として動作速度の大きい利点をもつ化合
物半導体のうちＱ ａ Ａ ｓを例にことって説明を行
う。 ′従来のショットキゲート電界効果トランジスタの一般
的な構造は、第１図の断面図にコ例示するように、Ｑａ
Ａｓ ７１どの半絶縁性半導体基板１１の表面にエピタ
キシャル成長やイオン注入Ｑテよつ′チ一様な厚さのｎ
型動作層１２を形成したのち、この動作層の表面に金属
を蒸着させる方法等
ョットキゲート電界効果トランジスタに関するものであ
る。 本発明は、材料については何ら制限されるものではなく
、８１などの、単元素半導体あるし１（よ化合物半導体
など広く一般の半導体材料に適用できるものであるが、
以下半導体材料として動作速度の大きい利点をもつ化合
物半導体のうちＱ ａ Ａ ｓを例にことって説明を行
う。 ′従来のショットキゲート電界効果トランジスタの一般
的な構造は、第１図の断面図にコ例示するように、Ｑａ
Ａｓ ７１どの半絶縁性半導体基板１１の表面にエピタ
キシャル成長やイオン注入Ｑテよつ′チ一様な厚さのｎ
型動作層１２を形成したのち、この動作層の表面に金属
を蒸着させる方法等
【こよりソース電極１３、ドレイン
電極１４及びショットキゲート電極１５を形成したもの
である。このような従来構造のショットキゲート電界効
果トランジスタにおいては、ゲート・ソース間抵抗力；
大きし）と、このトランジスタのマイクロ波特性、特し
こ雑音特性が劣化することが知られてｌ／Ｘる。マイク
ロ波特性を改良するにはゲート・ソース間抵抗を−Ｆげ
ることか必要であり、この目的を達成するＱこ（よ動作
層１２のキャリア濃度全高める力・又をよ動作層を厚く
することが必要であるが、いずれの方法においてもピン
チオフ電圧が過大になるという問題を生ずる。また、キ
ャリア濃度を高めた場合にはゲートの耐圧が小、さくな
るという問題がさらに生ずる。 このような問題を解決するため、第２図に例示するよう
に、ピンチオフ電工を支配するゲート直下の動作層１２
′の厚みを所望値に保ったまま、ソース電極近傍の動作
層１２“の厚みを大きくする構造が提案されている。こ
の構造は、まずソース電極１３及びドレイン電極１４直
下の厚みに相当する一様な厚みの動作層を形成したのち
、ゲート電極１５の直下となるべき箇所１２’のみをエ
ツチング等により薄くしたのち、各電極１３．１４及び
１５を形成している。 しかしながらこのような構造では、動作層表面がモ坦で
ないから電極形成のための微細なホトリ゛ソグラフイ等
が困難であるばかりでなく、動作層のエツチング制御に
極めて厳しい精度が要求されるためｔζ歩留りが低くな
ってしまう欠点がある。 すなわち、ＭＥＳＦＥＴの高周波特性を向上・させるた
めには、ゲート長を極力小さくする必要がありそのため
に素子製作上極めて微細な精密加工力；要求される。し
かし、従来の製造方法におし１て（よ、ゲー）電１１５
のパターンをレジストに形成する際に、そのゲートパタ
ーンの極＜近傍にソース電極１３およびドレイン電極１
４による段差力；、動作領域１２の段差に加えて存在す
るため、平坦面におけるときよりもフォトレジストノぐ
ターンの解像度が低下し、１μｍ程度の短いゲート１５
ターンを確実に形成することが困難であった。特シこＧ
ａＡｓ等の化合物半導体では、ゲート電極１５を形成す
る前にソース電極１３およびドレイン電極】４の合金処
理を行なって、その接触抵抗の低下を図ることが一般に
行なわれているが、接触抵抗を充分小さくしようとして
充分な高温で、しかも長時間の合金処理を行なうとソー
ス、ドレイン電極金属の凝集がおこり、著しく太き、な
段差が生じ易く、このことも、ゲート用フォトレジスト
／ζターンの解像度を悪化させる原因になっている。 また、ゲート電極１５は既に形成されているソース電極
１３とドレイン電極１４の中間に±０．２μｍ以Ｆの位
置精度で形成する必要がある。さらにソース電極１３と
ゲート電極１５の間隔は、ＭＥＳＦＥＴの電気的特性に
あって、ソースゲート間の寄１．生抵抗、寄生容量に直
接影響するので、両電極間の距離はできる限り小さく、
かつ高精度に制御する必要があり、上述の位置精度は、
この電極間距離のの点でも必要となる。しかしこの様な
微細パターン？高精度で形成することは、従来の技術で
は極めて困難であり、従って製造歩留りが著しく低いと
いう問題点があった。 本発明は上述した従来の問題点に鑑みてなされたもので
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。 以Ｆ本発明の詳細？実施例によって説明する。 第３図は本発明の一実施例のショットキゲート電界効果
トランジスタの断面図であり、２１はＧ ａ Ａ ｓな
どの半絶縁性半導体基板、２２はｎ型動作層、２３はソ
ース電極、２４は１゛レイン電極、２５はショットキゲ
ート電極である。２６は絶縁膜である。本発明の電界効
果トランジスタは第３図に例示するように、動作層表面
が平坦でかつソース・ドレイン間の動作層２２“の厚さ
をゲート直下の動作層２２′の厚さよりも大きくした構
造でかつソース・ドレイン間の動作層２２“とゲート電
極２５とが同一の絶縁材料からなるパターンを基に形成
されるいわゆるセルフアライメント方法ヲ用いる。この
ためゲート電極２５と第２の動作層部分２２″の位置関
係が自動的に決定される。このことから本発明によれば
、製造工程が簡更になり歩留りが向上すると同時に微細
な加工が可能になる等の利点を有する。 第４図は、第３図の電界効果トランジスタの製造方法の
一例を示す断面図である。 まず第４図（８）に示すように、ＱａＡｓの半絶縁性基
板２１の表面に２８ Ｓｉ＋のイオンを注入して一様な
厚みの動作層２２′に形成する。この動作層の厚み及び
キャリア濃度は所望のピンチオフ電圧を実現する値に選
択される。例えば、ピンチオフ電圧０．２Ｖｉ実現する
ために、キャリア濃度１０ ”ｃｍ ”程度、厚み０．
１８内程度の動作層を形成する必要があり、イオン注入
の条件として、注入エネルギ１２０ ＫｅＶ、注入ｔ２
ｘ１０＋２ドーズ涜（ただし活性率を１００％とする。 ）が選択される。このような条件のもとに得られるキャ
リア濃度分布の理論値に第５図の一点鎖線３１で示す。 第４図（ロ）に例示するように、一様な厚みの動作層２
２′を形成したのち、その上に絶縁材料からなルハター
ン２７を形成する。このパターン２７をマスクとして用
いて２回目のイオン注入を行い、マスクされない箇所に
新たな動作層２２″を形成する。２回目のイオン注入の
条件としては、１回目よりも深く注入するために注入エ
ネルギが１回目のものよりも大きく、かつ注入量は最終
ピークキャリア濃度が１回目のピークキャリア濃度に比
べて過大にならないような値に選択される。これはゲー
トに印加される電圧によって絶縁破壊が生じないように
するためである。このような注入条件の一例として、注
入エネルギを４００ＫｃＶ、注入量＆３．９ｘ１０１８
ドーズ沿の値に選択した場合のキャリア密度分布の理論
値を第５図の点線３２で例示する。動作層２２内のマス
クされない部分２２“の濃度は１回目のイオン注入によ
る濃度に２回目のイオン注入による濃度を加算しな値と
なりその分布は第５図の実線３３で例示される。 第５図から明らかなように、ソース電極２３近傍の動作
層２２“内のキャリア総数はゲート電極２５の直下の動
作層２２′内のキャリア総数に比べて約３倍大きく、そ
のため、ゲー■・・ソース間抵抗は動作層２２′が一様
に形成される場合に比べて約３分の１に低下する。一方
、動作層２２“内の成人キャリア濃度は動作層２２′内
の１直に比べて約１３％増加しただけであるから、これ
に伴なうゲートの逆耐圧の増加は極めてわずかな鼠にと
どまる。 マスク用パターン２７としては、例えば酸化シリコン（
５ｉＯ２）膜全用いることができる。 この−例として、通常のＣＶＤ法で厚さ１．２μ【ηの
５ｉ０２ 膜を形成し、その上に形成したレジストパ
ターンにマスクとして０３Ｆ８ガスでプラズマエツチン
グすることにより第４図（Ｂ）に示すノｑクーン２７ｔ
−得た。ここでマスク用ノぐターン２７はイオン注入や
熱拡散のマスクの役割を果たす材料でかつ絶縁膜２６に
対し選択的に除去できれば良〈実施例の５ｉ０２ に
限定されるものではなｐｚ。 一方、絶１ｔ［２６はアニール等の高温）゛ロ七スＩＣ
耐性を有すれば本発明の要素を満たす。このため材料と
しては窒化シリコンに何ら限定されるものでなく８００
°Ｃ程度の温度でも半導体と不必要な反応を生じない耐
熱性の優れた材料であれば良く酸化シリコン、酸化アル
ミニウム窒化アルミニウム等の無機化合物膜も可能であ
る。有機樹脂膜２８についてもパターン２７以外の領域
に形成できかつパターン２７及びゲート電極と選択的に
除去し得る材料であれば良い。 次いで、試料全面に絶縁膜２６を設ける（第４図０３）
）。 この−例としては、試料全面にプラズマＣＶＤ法により
窒化シリコン（ＳｉＮ ） 膜２６を０．２μｍの厚
さに堆積させた後アニールし、注入元素の活性化を行な
うことである。 この後、第４図０に示すように、絶縁膜ツクターン２６
を形成し、ソース電極２３、ドレイン電極２４を形成す
る。−例としては、第４図００ようにＳｉｎｇ膜２７全
２７フッ酸溶液で除去しＳ ｉ０２膜２７と反転した８
ｉＮ膜パターン２６を得る。 次いで間膜２６を通常のフォトリングラフィとＣＦ４プ
ラズマエツチングにより窓開けし、ソース電極２８、ド
レイノン電極２４を形成することである。 最後に、第４図０に示すように、通常の蒸着及びリソグ
ラフィ技術を用いてゲート電極２５ｔ−形成する。 ここで明記すべきことは、ゲート電極２５の形式に際し
、すでに前工程において動作層２２′と正確に位置を同
一とする部分に窒化シリコン（ＳｉＮ）膜２６の窓が形
成されているため、ゲ・−ト電極２５が動作層と直接に
接触する部分すなわちショットキ接合部は、動作層２２
′の部分と正確に同一部Ｑテ形成され、ショットキ接合
部は動作層２２′とは重なりを有しないということであ
る。このため後に詳述するように不要な静電容量の増大
を伴うことがなくすぐれたマイクロ液特性を有するＭＥ
ＳＦＦ、Ｔが得られるのである。 以上第３図に例示した構造の電界効果トランジスタ全イ
オン注入法により製造する例を説明したが、これを熱拡
散法により製造することもできる。 すなわち、まず拡散定数の小さなドーパントを基板表面
に接触させて熱拡散を行なうことにより、第４図（イ）
の動作層２２′に相当する浅い拡散層を形成する。次に
マスク用パターン２７を遮蔽物としてゲート直下の領域
以外の箇所に拡散定数の大きなドーパントを接触させて
熱拡散を行なうことにより、第４図（Ｉ３）の動作層２
２“に相当する浅い拡散層と深い拡散層から成る混成拡
散層全形成し、最後に電極２３．２４及び２５全前記実
施例に準じて形成すればよい。あるいはまな、ゲート部
分には拡散定数の小さなドーパントを堆積し、一方ゲー
ト・ソース間には拡散定数の大きなドーパントを堆積さ
せたのち、各領域の同時熱拡散２行わせることにより第
３図の構造全実現してもよい。 第３図における動作層２２′の長さが短いほど、ゲート
・ソース間の直列抵抗が小さくなって特性上有利となる
。ただしこの長さ全短かくすることは、第４図に例示し
た製造方法においてマスク２７の長さを短かくすること
が困難である等の微細加工技術の限界によってのみ制限
されるだけである。 次に、動作層２２′の長さとゲート電極２５のショット
キ接合部の長さの関係と説明すれば、動作層２２′が比
較的厚いノーマリオン型においては、動作層２２′の長
さがゲート電極２５の長さより多少長くても実用上十分
な特性が得られる。これは動作層２２′が比較的厚いた
め表面から素子内部に拡がっている空乏層の厚みが動作
層２２′の全厚みを占めず、従って動作層２２′のゲー
ト直下を除く部分がゲート・ソース間抵抗を極端に増大
させるような問題を生じないからである。これに対して
表面からの空乏層厚みが動作層２２′の層厚みの全体を
占めるようなノーマリオフ型においては、第３図の一点
鎖線で例示する上うに動作層２２′の長さが電極２５の
長さよりも大であれば、動作層２２′のゲート直下を除
く部分において空乏層が厚み方向一杯に形成され、この
結果ゲート・ソース間抵抗が著しるしく大となり、極端
な場合電流が完全に阻止されるという問題が生ずる。 従ってノーマリオフ型においては、ゲート電極２５の長
さが動作層２２′よりも大きくなければならない。しか
しながらゲート電極２５のショットキ接合部が動作層２
２”となる部分、すなわちゲート電極２５のショットキ
接合部において、動作層２２′よりも長さが過大となる
部分は、単に静電容量を増大するのみで有効な作用をし
ないので、この過大部分を可能な限り短くすることが、
双子の動作速度を速くする上で有効である。すなわち、
理想的には、第３図に例示するように、ゲート電極２５
のショットキ接合部の長さと動作層２２′の長さを等し
く形成することが特にノーマリオフ型においては有効な
手段である。 本発明においては絶縁膜２７を用いてセルファラインに
より２２′の長さと、ゲート電極２５のショットキ接合
部長さが等しく、かつ同一位置に形成されるため、ノー
マリオフ型の特性が著しく向上するものである。 以上の実施例では半導体結晶としてＧ ａ Ａ ｓを使
用する場合を例示したが、必要に応じてＩｎＰその他の
ＩＩＩ−Ｖ族化合物半導体やＳｉ等任意の半導体を使用
することができる。 以上詳細に説明したように、本発明のショットキゲート
電界効果トランジスタはゲート・ソース間の動作層が厚
く、キャリア濃度は動作層全体にわたってほぼ一定であ
り、しかもゲート電極直下の動作層とゲート電極が同一
位置に形成される構造であるから、高周波特性が良く、
ゲート逆耐圧が高くかつ歩留りの良好なショットキゲー
ト電界効果トランジスタを従来より簡便な工程で実現す
ることができる。
電極１４及びショットキゲート電極１５を形成したもの
である。このような従来構造のショットキゲート電界効
果トランジスタにおいては、ゲート・ソース間抵抗力；
大きし）と、このトランジスタのマイクロ波特性、特し
こ雑音特性が劣化することが知られてｌ／Ｘる。マイク
ロ波特性を改良するにはゲート・ソース間抵抗を−Ｆげ
ることか必要であり、この目的を達成するＱこ（よ動作
層１２のキャリア濃度全高める力・又をよ動作層を厚く
することが必要であるが、いずれの方法においてもピン
チオフ電圧が過大になるという問題を生ずる。また、キ
ャリア濃度を高めた場合にはゲートの耐圧が小、さくな
るという問題がさらに生ずる。 このような問題を解決するため、第２図に例示するよう
に、ピンチオフ電工を支配するゲート直下の動作層１２
′の厚みを所望値に保ったまま、ソース電極近傍の動作
層１２“の厚みを大きくする構造が提案されている。こ
の構造は、まずソース電極１３及びドレイン電極１４直
下の厚みに相当する一様な厚みの動作層を形成したのち
、ゲート電極１５の直下となるべき箇所１２’のみをエ
ツチング等により薄くしたのち、各電極１３．１４及び
１５を形成している。 しかしながらこのような構造では、動作層表面がモ坦で
ないから電極形成のための微細なホトリ゛ソグラフイ等
が困難であるばかりでなく、動作層のエツチング制御に
極めて厳しい精度が要求されるためｔζ歩留りが低くな
ってしまう欠点がある。 すなわち、ＭＥＳＦＥＴの高周波特性を向上・させるた
めには、ゲート長を極力小さくする必要がありそのため
に素子製作上極めて微細な精密加工力；要求される。し
かし、従来の製造方法におし１て（よ、ゲー）電１１５
のパターンをレジストに形成する際に、そのゲートパタ
ーンの極＜近傍にソース電極１３およびドレイン電極１
４による段差力；、動作領域１２の段差に加えて存在す
るため、平坦面におけるときよりもフォトレジストノぐ
ターンの解像度が低下し、１μｍ程度の短いゲート１５
ターンを確実に形成することが困難であった。特シこＧ
ａＡｓ等の化合物半導体では、ゲート電極１５を形成す
る前にソース電極１３およびドレイン電極】４の合金処
理を行なって、その接触抵抗の低下を図ることが一般に
行なわれているが、接触抵抗を充分小さくしようとして
充分な高温で、しかも長時間の合金処理を行なうとソー
ス、ドレイン電極金属の凝集がおこり、著しく太き、な
段差が生じ易く、このことも、ゲート用フォトレジスト
／ζターンの解像度を悪化させる原因になっている。 また、ゲート電極１５は既に形成されているソース電極
１３とドレイン電極１４の中間に±０．２μｍ以Ｆの位
置精度で形成する必要がある。さらにソース電極１３と
ゲート電極１５の間隔は、ＭＥＳＦＥＴの電気的特性に
あって、ソースゲート間の寄１．生抵抗、寄生容量に直
接影響するので、両電極間の距離はできる限り小さく、
かつ高精度に制御する必要があり、上述の位置精度は、
この電極間距離のの点でも必要となる。しかしこの様な
微細パターン？高精度で形成することは、従来の技術で
は極めて困難であり、従って製造歩留りが著しく低いと
いう問題点があった。 本発明は上述した従来の問題点に鑑みてなされたもので
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。 以Ｆ本発明の詳細？実施例によって説明する。 第３図は本発明の一実施例のショットキゲート電界効果
トランジスタの断面図であり、２１はＧ ａ Ａ ｓな
どの半絶縁性半導体基板、２２はｎ型動作層、２３はソ
ース電極、２４は１゛レイン電極、２５はショットキゲ
ート電極である。２６は絶縁膜である。本発明の電界効
果トランジスタは第３図に例示するように、動作層表面
が平坦でかつソース・ドレイン間の動作層２２“の厚さ
をゲート直下の動作層２２′の厚さよりも大きくした構
造でかつソース・ドレイン間の動作層２２“とゲート電
極２５とが同一の絶縁材料からなるパターンを基に形成
されるいわゆるセルフアライメント方法ヲ用いる。この
ためゲート電極２５と第２の動作層部分２２″の位置関
係が自動的に決定される。このことから本発明によれば
、製造工程が簡更になり歩留りが向上すると同時に微細
な加工が可能になる等の利点を有する。 第４図は、第３図の電界効果トランジスタの製造方法の
一例を示す断面図である。 まず第４図（８）に示すように、ＱａＡｓの半絶縁性基
板２１の表面に２８ Ｓｉ＋のイオンを注入して一様な
厚みの動作層２２′に形成する。この動作層の厚み及び
キャリア濃度は所望のピンチオフ電圧を実現する値に選
択される。例えば、ピンチオフ電圧０．２Ｖｉ実現する
ために、キャリア濃度１０ ”ｃｍ ”程度、厚み０．
１８内程度の動作層を形成する必要があり、イオン注入
の条件として、注入エネルギ１２０ ＫｅＶ、注入ｔ２
ｘ１０＋２ドーズ涜（ただし活性率を１００％とする。 ）が選択される。このような条件のもとに得られるキャ
リア濃度分布の理論値に第５図の一点鎖線３１で示す。 第４図（ロ）に例示するように、一様な厚みの動作層２
２′を形成したのち、その上に絶縁材料からなルハター
ン２７を形成する。このパターン２７をマスクとして用
いて２回目のイオン注入を行い、マスクされない箇所に
新たな動作層２２″を形成する。２回目のイオン注入の
条件としては、１回目よりも深く注入するために注入エ
ネルギが１回目のものよりも大きく、かつ注入量は最終
ピークキャリア濃度が１回目のピークキャリア濃度に比
べて過大にならないような値に選択される。これはゲー
トに印加される電圧によって絶縁破壊が生じないように
するためである。このような注入条件の一例として、注
入エネルギを４００ＫｃＶ、注入量＆３．９ｘ１０１８
ドーズ沿の値に選択した場合のキャリア密度分布の理論
値を第５図の点線３２で例示する。動作層２２内のマス
クされない部分２２“の濃度は１回目のイオン注入によ
る濃度に２回目のイオン注入による濃度を加算しな値と
なりその分布は第５図の実線３３で例示される。 第５図から明らかなように、ソース電極２３近傍の動作
層２２“内のキャリア総数はゲート電極２５の直下の動
作層２２′内のキャリア総数に比べて約３倍大きく、そ
のため、ゲー■・・ソース間抵抗は動作層２２′が一様
に形成される場合に比べて約３分の１に低下する。一方
、動作層２２“内の成人キャリア濃度は動作層２２′内
の１直に比べて約１３％増加しただけであるから、これ
に伴なうゲートの逆耐圧の増加は極めてわずかな鼠にと
どまる。 マスク用パターン２７としては、例えば酸化シリコン（
５ｉＯ２）膜全用いることができる。 この−例として、通常のＣＶＤ法で厚さ１．２μ【ηの
５ｉ０２ 膜を形成し、その上に形成したレジストパ
ターンにマスクとして０３Ｆ８ガスでプラズマエツチン
グすることにより第４図（Ｂ）に示すノｑクーン２７ｔ
−得た。ここでマスク用ノぐターン２７はイオン注入や
熱拡散のマスクの役割を果たす材料でかつ絶縁膜２６に
対し選択的に除去できれば良〈実施例の５ｉ０２ に
限定されるものではなｐｚ。 一方、絶１ｔ［２６はアニール等の高温）゛ロ七スＩＣ
耐性を有すれば本発明の要素を満たす。このため材料と
しては窒化シリコンに何ら限定されるものでなく８００
°Ｃ程度の温度でも半導体と不必要な反応を生じない耐
熱性の優れた材料であれば良く酸化シリコン、酸化アル
ミニウム窒化アルミニウム等の無機化合物膜も可能であ
る。有機樹脂膜２８についてもパターン２７以外の領域
に形成できかつパターン２７及びゲート電極と選択的に
除去し得る材料であれば良い。 次いで、試料全面に絶縁膜２６を設ける（第４図０３）
）。 この−例としては、試料全面にプラズマＣＶＤ法により
窒化シリコン（ＳｉＮ ） 膜２６を０．２μｍの厚
さに堆積させた後アニールし、注入元素の活性化を行な
うことである。 この後、第４図０に示すように、絶縁膜ツクターン２６
を形成し、ソース電極２３、ドレイン電極２４を形成す
る。−例としては、第４図００ようにＳｉｎｇ膜２７全
２７フッ酸溶液で除去しＳ ｉ０２膜２７と反転した８
ｉＮ膜パターン２６を得る。 次いで間膜２６を通常のフォトリングラフィとＣＦ４プ
ラズマエツチングにより窓開けし、ソース電極２８、ド
レイノン電極２４を形成することである。 最後に、第４図０に示すように、通常の蒸着及びリソグ
ラフィ技術を用いてゲート電極２５ｔ−形成する。 ここで明記すべきことは、ゲート電極２５の形式に際し
、すでに前工程において動作層２２′と正確に位置を同
一とする部分に窒化シリコン（ＳｉＮ）膜２６の窓が形
成されているため、ゲ・−ト電極２５が動作層と直接に
接触する部分すなわちショットキ接合部は、動作層２２
′の部分と正確に同一部Ｑテ形成され、ショットキ接合
部は動作層２２′とは重なりを有しないということであ
る。このため後に詳述するように不要な静電容量の増大
を伴うことがなくすぐれたマイクロ液特性を有するＭＥ
ＳＦＦ、Ｔが得られるのである。 以上第３図に例示した構造の電界効果トランジスタ全イ
オン注入法により製造する例を説明したが、これを熱拡
散法により製造することもできる。 すなわち、まず拡散定数の小さなドーパントを基板表面
に接触させて熱拡散を行なうことにより、第４図（イ）
の動作層２２′に相当する浅い拡散層を形成する。次に
マスク用パターン２７を遮蔽物としてゲート直下の領域
以外の箇所に拡散定数の大きなドーパントを接触させて
熱拡散を行なうことにより、第４図（Ｉ３）の動作層２
２“に相当する浅い拡散層と深い拡散層から成る混成拡
散層全形成し、最後に電極２３．２４及び２５全前記実
施例に準じて形成すればよい。あるいはまな、ゲート部
分には拡散定数の小さなドーパントを堆積し、一方ゲー
ト・ソース間には拡散定数の大きなドーパントを堆積さ
せたのち、各領域の同時熱拡散２行わせることにより第
３図の構造全実現してもよい。 第３図における動作層２２′の長さが短いほど、ゲート
・ソース間の直列抵抗が小さくなって特性上有利となる
。ただしこの長さ全短かくすることは、第４図に例示し
た製造方法においてマスク２７の長さを短かくすること
が困難である等の微細加工技術の限界によってのみ制限
されるだけである。 次に、動作層２２′の長さとゲート電極２５のショット
キ接合部の長さの関係と説明すれば、動作層２２′が比
較的厚いノーマリオン型においては、動作層２２′の長
さがゲート電極２５の長さより多少長くても実用上十分
な特性が得られる。これは動作層２２′が比較的厚いた
め表面から素子内部に拡がっている空乏層の厚みが動作
層２２′の全厚みを占めず、従って動作層２２′のゲー
ト直下を除く部分がゲート・ソース間抵抗を極端に増大
させるような問題を生じないからである。これに対して
表面からの空乏層厚みが動作層２２′の層厚みの全体を
占めるようなノーマリオフ型においては、第３図の一点
鎖線で例示する上うに動作層２２′の長さが電極２５の
長さよりも大であれば、動作層２２′のゲート直下を除
く部分において空乏層が厚み方向一杯に形成され、この
結果ゲート・ソース間抵抗が著しるしく大となり、極端
な場合電流が完全に阻止されるという問題が生ずる。 従ってノーマリオフ型においては、ゲート電極２５の長
さが動作層２２′よりも大きくなければならない。しか
しながらゲート電極２５のショットキ接合部が動作層２
２”となる部分、すなわちゲート電極２５のショットキ
接合部において、動作層２２′よりも長さが過大となる
部分は、単に静電容量を増大するのみで有効な作用をし
ないので、この過大部分を可能な限り短くすることが、
双子の動作速度を速くする上で有効である。すなわち、
理想的には、第３図に例示するように、ゲート電極２５
のショットキ接合部の長さと動作層２２′の長さを等し
く形成することが特にノーマリオフ型においては有効な
手段である。 本発明においては絶縁膜２７を用いてセルファラインに
より２２′の長さと、ゲート電極２５のショットキ接合
部長さが等しく、かつ同一位置に形成されるため、ノー
マリオフ型の特性が著しく向上するものである。 以上の実施例では半導体結晶としてＧ ａ Ａ ｓを使
用する場合を例示したが、必要に応じてＩｎＰその他の
ＩＩＩ−Ｖ族化合物半導体やＳｉ等任意の半導体を使用
することができる。 以上詳細に説明したように、本発明のショットキゲート
電界効果トランジスタはゲート・ソース間の動作層が厚
く、キャリア濃度は動作層全体にわたってほぼ一定であ
り、しかもゲート電極直下の動作層とゲート電極が同一
位置に形成される構造であるから、高周波特性が良く、
ゲート逆耐圧が高くかつ歩留りの良好なショットキゲー
ト電界効果トランジスタを従来より簡便な工程で実現す
ることができる。
第１図、第２図は従来例の断面図、第３図は本発明の一
実施例の断面図、第４図（ト）〜（ハ）は第３図の電界
効果トランジスタの製造方法の一例を示す断面図、第５
図は第３図の電界効果トランジスタの動作層内のキャリ
ア濃度分布図である。 ２１・・・半絶縁性半導体基板、２２・・動作層、２２
′・・・動作層の第１の部分、２２“・・・動作層の第
２の部分、２３・・・ソース電極、２４・・ドレイン電
極、２５・・・ゲート電極、２６・・・絶縁膜パターン
、２７ マスク用パターン 代理人 弁理士 」二 代 哲 司
実施例の断面図、第４図（ト）〜（ハ）は第３図の電界
効果トランジスタの製造方法の一例を示す断面図、第５
図は第３図の電界効果トランジスタの動作層内のキャリ
ア濃度分布図である。 ２１・・・半絶縁性半導体基板、２２・・動作層、２２
′・・・動作層の第１の部分、２２“・・・動作層の第
２の部分、２３・・・ソース電極、２４・・ドレイン電
極、２５・・・ゲート電極、２６・・・絶縁膜パターン
、２７ マスク用パターン 代理人 弁理士 」二 代 哲 司
Claims (2)
- （１）半絶縁性半導体基板、該半導体基板の表面に形成
された動作層ならびに該動作層上に形成されたソース電
極、ショットキゲート電極、及びドレイン電極を備えた
ショットキゲート電界効果トランジスタにおいて、前記
動作層が所定のピンチオフ電圧を与えるような厚みを有
して前記ゲート電極直下に形成されている第１の部分と
該第１の部分内の不純物濃度と略々等しい不純物濃度を
有しかつ該第１の部分の厚みよりも大きな厚みを有する
第２の部分とから構成されており、ゲート電極が第１の
動作層部分と同位置に開口部を持つ絶縁膜を介して第１
の部分と同等以上の電極長さで形成されショットキ接合
が該絶縁膜開口部にのみ形成されていることを特徴とす
るショットキゲート電界効果トランジスタ。 - （２）半絶縁性半導体基板の表面に浅い動作層若しくは
拡散層を形成し、該表面上に絶縁材料からなるパターン
を形成し、該パターンをマスクとして深い動作層若しく
は拡散層を形成し、次いで絶縁膜パターンに形成し、し
かる後ソース電極、ドレイン電極を形成し、最後にゲー
ト電極を形成することを特徴とするショットキゲート電
界効果トランジスタの製造方法。 （３１ＧａＡｓの半絶縁性基板の表面に第１回目のＳｉ
＋のイオンを注入して一様な厚みの動作層を形成し、該
表面上に絶縁材料５ｉ０２からなるパターンを形成し、
該パターンをマスクとして、第２回目の８１＋のイオン
注入を行い、次いでＳｉ３Ｎ４の絶縁膜パターンを形成
し、しかる後ソース電極、ドレイン電極を形成し、最後
にゲート電極を形成することを特徴とする特許請求の範
囲第２項記載のショットキゲート電界効果トランジスタ
の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17250281A JPS5873164A (ja) | 1981-10-27 | 1981-10-27 | シヨツトキゲ−ト電界効果トランジスタとその製造方法 |
| EP82300499A EP0057605B1 (en) | 1981-01-29 | 1982-01-29 | A schottky-barrier gate field effect transistor and a process for the production of the same |
| DE8282300499T DE3273695D1 (en) | 1981-01-29 | 1982-01-29 | A schottky-barrier gate field effect transistor and a process for the production of the same |
| US06/361,070 US4601095A (en) | 1981-10-27 | 1982-03-23 | Process for fabricating a Schottky-barrier gate field effect transistor |
| CA000401059A CA1184320A (en) | 1981-10-27 | 1982-04-15 | Schottky-barrier gate field effect transistor and a process for the production of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17250281A JPS5873164A (ja) | 1981-10-27 | 1981-10-27 | シヨツトキゲ−ト電界効果トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873164A true JPS5873164A (ja) | 1983-05-02 |
| JPH0359578B2 JPH0359578B2 (ja) | 1991-09-11 |
Family
ID=15943155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17250281A Granted JPS5873164A (ja) | 1981-01-29 | 1981-10-27 | シヨツトキゲ−ト電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873164A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627973A (en) * | 1979-08-17 | 1981-03-18 | Oki Electric Ind Co Ltd | Manufacture of compound semiconductor device |
| JPS57155778A (en) * | 1981-03-20 | 1982-09-25 | Nec Corp | Manufacture of schottky barrier gate fet |
| JPS5860574A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
-
1981
- 1981-10-27 JP JP17250281A patent/JPS5873164A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627973A (en) * | 1979-08-17 | 1981-03-18 | Oki Electric Ind Co Ltd | Manufacture of compound semiconductor device |
| JPS57155778A (en) * | 1981-03-20 | 1982-09-25 | Nec Corp | Manufacture of schottky barrier gate fet |
| JPS5860574A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359578B2 (ja) | 1991-09-11 |
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