JPS5866169A - 集積回路 - Google Patents
集積回路Info
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- JPS5866169A JPS5866169A JP16378582A JP16378582A JPS5866169A JP S5866169 A JPS5866169 A JP S5866169A JP 16378582 A JP16378582 A JP 16378582A JP 16378582 A JP16378582 A JP 16378582A JP S5866169 A JPS5866169 A JP S5866169A
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- JP
- Japan
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- switching transistor
- capacitor
- integrated circuit
- input terminal
- electrode
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
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- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、第１のコンデンサを含む帰還路を介して出力
端を反転入力端に接続されている差動増幅器と１、第１
のクロックパルス電圧により制御される第１のスイッチ
ングトランジスタを介して一方の電極を回路入力端子に
接続されている第２のコンデンサとを備え、この第２の
コンデンサの前記電極は第２のクロックパルス電圧によ
り制御される第２のスイッチングトランジスタを介して
前記差動増幅器の反転入力端に接続されているような集
積回路に関する。
端を反転入力端に接続されている差動増幅器と１、第１
のクロックパルス電圧により制御される第１のスイッチ
ングトランジスタを介して一方の電極を回路入力端子に
接続されている第２のコンデンサとを備え、この第２の
コンデンサの前記電極は第２のクロックパルス電圧によ
り制御される第２のスイッチングトランジスタを介して
前記差動増幅器の反転入力端に接続されているような集
積回路に関する。
この種の集積回路は例えばｒＩＥＥＥＪｏｕｒｎａｌｏ
ｆ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ 、Ｖ
ｏｌ、 ５Ｃ−１２。
ｆ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ 、Ｖ
ｏｌ、 ５Ｃ−１２。
Ａ６ 、 Ｄｅｃｅｍｂｅｒ １９７７ Ｊの第６００
−６０８頁。
−６０８頁。
とくに第１図および第２図により公知である。
本発明の目的は、冒頭に述べたような集積回路が次の双
一次の伝達関数、すなわち を満足するようにすることにある。ただし、咋は回路入
力端子に印加される電圧、ｕＡは出力電圧、Ｃ１は第１
のコンデンサの容量、Ｃ２は第２のコンデンサの容量、
ｚ−１は遅れ演算子である。
一次の伝達関数、すなわち を満足するようにすることにある。ただし、咋は回路入
力端子に印加される電圧、ｕＡは出力電圧、Ｃ１は第１
のコンデンサの容量、Ｃ２は第２のコンデンサの容量、
ｚ−１は遅れ演算子である。
遅れ演算子は、クロックパルス電圧の周波数をｆとし、
クロックパルス電圧の周期（クロック周期）をＴとする
とき、 ２−１−ｏ−Ｊ（２πｆＴ）（２） と表わすことができる。
クロックパルス電圧の周期（クロック周期）をＴとする
とき、 ２−１−ｏ−Ｊ（２πｆＴ）（２） と表わすことができる。
上記目的は本発明によれば、第２のコンデンサの他方の
電極は、第２のスイッチングトランジスタと同期して制
御される第３のスイッチングトランジスタを介して回路
入力端子に接続されていると共に、第１のスイッチング
トランジスタと同期して制御される第４のスイッチング
トランジスタを介して差動増幅器の基準電位にある非反
転入力端に接続されていることによって達成される。
電極は、第２のスイッチングトランジスタと同期して制
御される第３のスイッチングトランジスタを介して回路
入力端子に接続されていると共に、第１のスイッチング
トランジスタと同期して制御される第４のスイッチング
トランジスタを介して差動増幅器の基準電位にある非反
転入力端に接続されていることによって達成される。
双一次の伝達関数（１）を実現するのに用いられる本発
明の集積回路は、とくにドーピングされた半導体上にモ
ノリシック集積することができることが特色である。
明の集積回路は、とくにドーピングされた半導体上にモ
ノリシック集積することができることが特色である。
以下、図面を参照しながら、本発明を実施例について詳
細に説明する。
細に説明する。
第１図は本発明の優れた実施例の原理接続図であり、第
２図は第１図の説明のための電圧のタイムチャートであ
り、第３図は第１図による集積回路の集積回路技術によ
る好ましい構成図を示し、第４図は第３図の装置の■−
■線に沿った横断面図である。
２図は第１図の説明のための電圧のタイムチャートであ
り、第３図は第１図による集積回路の集積回路技術によ
る好ましい構成図を示し、第４図は第３図の装置の■−
■線に沿った横断面図である。
第１図においては回路入力端子ｌがスイッチングトラン
ジスタＳ１を介してコンデンサＣ２の上側電極に接続さ
れており、このトランジスタ８１のゲートはクロックパ
ルス電圧φ１にて制御される。コンデンサＣ２の下側電
極はクロック電圧φ２にて制御されるゲートを有するス
イッチングトランジスタＳ２を介して回路入力端子１に
導かれている。コンデンサＣ２の一ヒ側電極は他方では
φ２にて制御されるスイッチングトランジスタＳ３を介
して差動増幅器２の反転入力端に接続されており、との
差動増幅器の非反転入力端子は基準電位にある。コンデ
ンサＣ２の下側電極はスイッチングトランジスタＳ４を
介して基準電位に導かれている。スイッチングトランジ
スタＳ４のゲートはクロックパルス電圧φｌによって制
御される。回路出力端子でもある差動増幅器２の出力端
３はコンデンサＣ１を含む帰還路４を介して差動増幅器
２の反転入力端に接続されているＯ ｕＢは回路入力端子１に印加される積分すべき入力電圧
であり、これは連続的に導かれるか、あるいは連続的な
入力信号から例えばスキャンニングホールド素子を介し
て断続的に導かれることもある。入力電圧叶の時間に依
存した極性反転も可能である。φ１（第２図）のクロッ
クパルス５の発生時に、コンデンサＣ２はその際に導通
させられるトランジスタ８１．８４を介して電圧値ｕＥ
ｌ（第１図に下向き矢印で示されている）へ充電される
。次のφ２のクロックパルス６によってトランジスタＳ
２およびＳ３が導通させられ、その結果コンデンサＣ２
は逆の極性にてこの時点で印加されている電圧値”Ｃ２
（これは上向き矢印にて示されている）に置かれる。こ
の場合に増幅器２の電圧増幅度は大きく、増幅器の反転
入力端の電位がほとんど非反転入力端と同じ電位、すな
わち基準電位となるものと仮定する。互いに重なり合わ
ないクロノパルス５，６によって与えられるクロック周
期Ｔ内においてコンデンサＣ２は差電圧ＵＢ□−”Ｃ２
へ充電され、この差電圧はクロックパルス６の発生時に
トランジスタＳ３を介してコンデンサＣ１へ伝達される
。この場合にクロック周期グ理論）が当ては捷るように
短くなければならないＯ 相継ぐクロック周期Ｔではその都度コンデンサＣＩの反
転充電経過が生ぜしめられ、その反転充電経過は大きさ
および極性に応じて個々のクロック周期Ｔ内でその都度
得られる差電圧Ｕ。□−ｕＥ２に対応する。これにより
、コンデンサＣ１もしくは回路出力端子３のところア、
積分結果として、すなわち入力電圧叶の積分電圧として
受は取るべき出力電圧ＬＩＡを取り出すことができる０
炊〒ｕＡと叶との商は双 一次の伝達関数に相当する。
ジスタＳ１を介してコンデンサＣ２の上側電極に接続さ
れており、このトランジスタ８１のゲートはクロックパ
ルス電圧φ１にて制御される。コンデンサＣ２の下側電
極はクロック電圧φ２にて制御されるゲートを有するス
イッチングトランジスタＳ２を介して回路入力端子１に
導かれている。コンデンサＣ２の一ヒ側電極は他方では
φ２にて制御されるスイッチングトランジスタＳ３を介
して差動増幅器２の反転入力端に接続されており、との
差動増幅器の非反転入力端子は基準電位にある。コンデ
ンサＣ２の下側電極はスイッチングトランジスタＳ４を
介して基準電位に導かれている。スイッチングトランジ
スタＳ４のゲートはクロックパルス電圧φｌによって制
御される。回路出力端子でもある差動増幅器２の出力端
３はコンデンサＣ１を含む帰還路４を介して差動増幅器
２の反転入力端に接続されているＯ ｕＢは回路入力端子１に印加される積分すべき入力電圧
であり、これは連続的に導かれるか、あるいは連続的な
入力信号から例えばスキャンニングホールド素子を介し
て断続的に導かれることもある。入力電圧叶の時間に依
存した極性反転も可能である。φ１（第２図）のクロッ
クパルス５の発生時に、コンデンサＣ２はその際に導通
させられるトランジスタ８１．８４を介して電圧値ｕＥ
ｌ（第１図に下向き矢印で示されている）へ充電される
。次のφ２のクロックパルス６によってトランジスタＳ
２およびＳ３が導通させられ、その結果コンデンサＣ２
は逆の極性にてこの時点で印加されている電圧値”Ｃ２
（これは上向き矢印にて示されている）に置かれる。こ
の場合に増幅器２の電圧増幅度は大きく、増幅器の反転
入力端の電位がほとんど非反転入力端と同じ電位、すな
わち基準電位となるものと仮定する。互いに重なり合わ
ないクロノパルス５，６によって与えられるクロック周
期Ｔ内においてコンデンサＣ２は差電圧ＵＢ□−”Ｃ２
へ充電され、この差電圧はクロックパルス６の発生時に
トランジスタＳ３を介してコンデンサＣ１へ伝達される
。この場合にクロック周期グ理論）が当ては捷るように
短くなければならないＯ 相継ぐクロック周期Ｔではその都度コンデンサＣＩの反
転充電経過が生ぜしめられ、その反転充電経過は大きさ
および極性に応じて個々のクロック周期Ｔ内でその都度
得られる差電圧Ｕ。□−ｕＥ２に対応する。これにより
、コンデンサＣ１もしくは回路出力端子３のところア、
積分結果として、すなわち入力電圧叶の積分電圧として
受は取るべき出力電圧ＬＩＡを取り出すことができる０
炊〒ｕＡと叶との商は双 一次の伝達関数に相当する。
第３図は第１図による集積回路のモノシリツク集積され
た実施例を示す。この実施例においてはＣ２の上側電極
と基準電位にある回路部分との間並びにＣＩの左側部分
と上記回路部分との間の寄生キャパシタンスがじゅうぶ
んに避けられる。この集積回路はドーピングされた半導
体材料、例えばｎドーピングされたシリコンからなる基
板上に形成されている。第４図から、基板７が５ｉ０２
のような電気絶縁材料からなる薄い層９にて覆われてい
る上方境界面８を有することがわかる。Ｃ２の下側電極
およびＣＩの右側電極は導電材料、例えば高ドーピング
された多結晶シリコンからなるコーティング１０．１１
として実施されている。
た実施例を示す。この実施例においてはＣ２の上側電極
と基準電位にある回路部分との間並びにＣＩの左側部分
と上記回路部分との間の寄生キャパシタンスがじゅうぶ
んに避けられる。この集積回路はドーピングされた半導
体材料、例えばｎドーピングされたシリコンからなる基
板上に形成されている。第４図から、基板７が５ｉ０２
のような電気絶縁材料からなる薄い層９にて覆われてい
る上方境界面８を有することがわかる。Ｃ２の下側電極
およびＣＩの右側電極は導電材料、例えば高ドーピング
された多結晶シリコンからなるコーティング１０．１１
として実施されている。
コーティング１０および１１はｎドーピングされた半導
体区域１５．１６および１７へ向かっている接続帯１２
．１３および！４を有する。これらの接続帯が半導体区
域１５〜１７と接触しているところにおいて絶縁層９に
接触孔１８〜２ｏが設けられている。
体区域１５．１６および１７へ向かっている接続帯１２
．１３および！４を有する。これらの接続帯が半導体区
域１５〜１７と接触しているところにおいて絶縁層９に
接触孔１８〜２ｏが設けられている。
さらに、区域１５および１６に対して間隔をおいて配置
されているｎ導電性の区域２１および２２が設けられて
いる。区域１５．、２１問および区域１６、’２間にそ
れぞれあグて、スイッチングトラン スタＳ２およびＳ
４のチャネル領域となる半導体範囲はφ２およびφｌに
て制御されるゲート２３および２４によって覆われてい
る。区域２１は回路入力端子１と導電結合されており、
区域２２は増幅器非反転入力端と導電結合されている。
されているｎ導電性の区域２１および２２が設けられて
いる。区域１５．、２１問および区域１６、’２間にそ
れぞれあグて、スイッチングトラン スタＳ２およびＳ
４のチャネル領域となる半導体範囲はφ２およびφｌに
て制御されるゲート２３および２４によって覆われてい
る。区域２１は回路入力端子１と導電結合されており、
区域２２は増幅器非反転入力端と導電結合されている。
ｎ導電性半導体区域１７は回路出力端子３と接続されて
いる。
いる。
Ｃ２の上側電極およびＣＩの左側電極はコーティング１
０および１１の上方にある第２の平面の導電性のコーテ
ィング２５．２６として示されている。これらは例えば
高ドーピングされた多結晶シリコンからなり、コーティ
ング１０および１１の１一方１（配置されていて、電気
絶縁材料からなる中間層２７（第４図）によって、コー
ティング１０ −および１１から隔てられている。さ
らに、コーティング１０および１１は接続帯２８〜３０
を有し、これらのうち接続帯２８および２９は接続帯１
２・および１３上を走っていてこれらよりもかなり狭く
形成されている。コーテイ ／２５および２６１代−一
テイング１０および１１よりも小面積であリ、それらに
対して、それらの側縁がコーティング２５および２６の
下で十分に突出するように配置されている。これによっ
て上述の寄生キャパシタンスはそれが実用上無視できる
ｔチど小さい◇接続帯２８および２９は接触孔３０およ
び３１の範囲においてそれぞれｎ導電性の半導体区域３
２および３３と接触する。これらの半導体区域３２およ
び３３は、ｎ導電性半導体区域３４．３５と、その中間
にあって境界面８に対して絶縁されていて且つφ１およ
びφ２と接続されたゲート３６゜３７にて覆われている
半導体範囲はスイッチングトランジスタ８１．８３とな
る。その場合に区域３４は回路入力端子１と導電結合さ
れており、区域３５は増幅器反転入力端と導電結合され
ている。
０および１１の上方にある第２の平面の導電性のコーテ
ィング２５．２６として示されている。これらは例えば
高ドーピングされた多結晶シリコンからなり、コーティ
ング１０および１１の１一方１（配置されていて、電気
絶縁材料からなる中間層２７（第４図）によって、コー
ティング１０ −および１１から隔てられている。さ
らに、コーティング１０および１１は接続帯２８〜３０
を有し、これらのうち接続帯２８および２９は接続帯１
２・および１３上を走っていてこれらよりもかなり狭く
形成されている。コーテイ ／２５および２６１代−一
テイング１０および１１よりも小面積であリ、それらに
対して、それらの側縁がコーティング２５および２６の
下で十分に突出するように配置されている。これによっ
て上述の寄生キャパシタンスはそれが実用上無視できる
ｔチど小さい◇接続帯２８および２９は接触孔３０およ
び３１の範囲においてそれぞれｎ導電性の半導体区域３
２および３３と接触する。これらの半導体区域３２およ
び３３は、ｎ導電性半導体区域３４．３５と、その中間
にあって境界面８に対して絶縁されていて且つφ１およ
びφ２と接続されたゲート３６゜３７にて覆われている
半導体範囲はスイッチングトランジスタ８１．８３とな
る。その場合に区域３４は回路入力端子１と導電結合さ
れており、区域３５は増幅器反転入力端と導電結合され
ている。
接続帯３０は絶縁層９の別の接触孔３９の範囲において
ｎ導電性の区域３８と接触する。区域３８は差動増幅器
２の反転入力端と接続されている０
ｎ導電性の区域３８と接触する。区域３８は差動増幅器
２の反転入力端と接続されている０
第１図は本発明の一実施例の原理接続図、第２図は第１
Ｖを説明するための電圧タイムチャート、第３図は第１
図の集積回路の集積技術による構成図、第４図は第３図
の■−■線に沿う横断面図である。 １・・・回路入力端子、 ２・・・差動増幅器、 ３・
・回路出力端子、 ４・・帰還路、 ８１〜Ｓ４・・・
スイッチングトランジスタ、 Ｃ１・・・第１のコンデ
ンサ、 Ｃ２・・・第２のコンデンサ、 φｌ・・・第
１のクロックパルス電圧、 φ２・・・第２のクロック
パルス電圧、 ７・・・半導体基板、 ９・・・絶縁層
、１０．１１・・コーティング（コンデンサ電極）、１
２〜１４・・接続帯、 １５〜１７・・半導体区域、１
８〜２０・・接触孔、２１，２２・・・ｎ導電性の区域
、 ２３．２４・・・ゲート、 ２５．２６・・・
コーティング（コンデンサ電極）、 ２７・・・中間絶
縁層、 ２８〜３０・・・接続帯、 ３０．３１・・・
接触孔、 ３２〜３５・・ｎ導電性の半導体区域、３６
゜３７・・・ゲート、 ３８・・・ｎ導電性の区域、
３９・・・接触孔。
Ｖを説明するための電圧タイムチャート、第３図は第１
図の集積回路の集積技術による構成図、第４図は第３図
の■−■線に沿う横断面図である。 １・・・回路入力端子、 ２・・・差動増幅器、 ３・
・回路出力端子、 ４・・帰還路、 ８１〜Ｓ４・・・
スイッチングトランジスタ、 Ｃ１・・・第１のコンデ
ンサ、 Ｃ２・・・第２のコンデンサ、 φｌ・・・第
１のクロックパルス電圧、 φ２・・・第２のクロック
パルス電圧、 ７・・・半導体基板、 ９・・・絶縁層
、１０．１１・・コーティング（コンデンサ電極）、１
２〜１４・・接続帯、 １５〜１７・・半導体区域、１
８〜２０・・接触孔、２１，２２・・・ｎ導電性の区域
、 ２３．２４・・・ゲート、 ２５．２６・・・
コーティング（コンデンサ電極）、 ２７・・・中間絶
縁層、 ２８〜３０・・・接続帯、 ３０．３１・・・
接触孔、 ３２〜３５・・ｎ導電性の半導体区域、３６
゜３７・・・ゲート、 ３８・・・ｎ導電性の区域、
３９・・・接触孔。
Claims (1)
- 【特許請求の範囲】 ｌ）第１のコンデンサを含む帰還路を介して出力端を反
転入力端に接続されている差動増幅器と、第１のクロッ
クパルス電圧により制御される第１のスイッチングトラ
ンジスタを介して一方の電極が回路入力端子に接続され
ていると共に第２のクロックパルス電圧により制御され
る第２のスイッチングトランジスタを介して前記電極が
前記差動増幅器の反転入力端に接続されている第２のコ
ンデンサとを備えた集積回路において、第２のコンデン
サの他方の電極は、第２のスイッチングトランジスタと
同期して制御される第３のスイッチングトランジスタを
介して回路入力端子に接続されていると共に、第１のス
イッチングトランジスタと同期して制御される第４のス
イッチングトランジスタを介して差動増幅器の基準電位
にある非反転入力端に接続されていることを特徴とする
集積回路０ ２）集積回路はドーピングされた半導体基板−Ｆに形成
され、第１および第２のコンデンサの電極はそれぞれ互
いに重なり合い且つ電気絶縁材料によって互いに隔てら
れている２つの導電性のコーティングからなり、下部コ
ーティングはそれぞれ半導体基板の境界面から薄い電気
絶縁層によって隔てられ、上部コーティングは下部コー
ティングよりも小面積に形成されており、下部コーテン
グの側縁が上部コーティングの側縁の下方で突出するよ
うに配置されていることを特徴とする特許請求の範囲第
１項記載の集積回路０ ３）第２のコンデンサの電極として用いられるコーティ
ングはスイッチングトランジスタと接続されている接続
帯を備えており、−ヒ側接横方向に突出するように下側
接続帯よりも狭く形成されていることを特徴とする特許
請求の範囲第２項記載の集積回路。 ４）半導体基板はドーピングされた単結晶シリコンから
なり、第１および第２のコンデンサの電極は高ドーピン
グされた多結晶シリコンからなることを特徴とする特許
請求の範囲第２項または第３項記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE31377084 | 1981-09-22 | ||
| DE19813137708 DE3137708A1 (de) | 1981-09-22 | 1981-09-22 | Integratorschaltung mit einem differenzverstaerker |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5866169A true JPS5866169A (ja) | 1983-04-20 |
Family
ID=6142336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16378582A Pending JPS5866169A (ja) | 1981-09-22 | 1982-09-20 | 集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0075122A3 (ja) |
| JP (1) | JPS5866169A (ja) |
| DE (1) | DE3137708A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172761A (ja) * | 1983-03-23 | 1984-09-29 | Hitachi Ltd | 半導体装置 |
| JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667480A (en) * | 1979-11-05 | 1981-06-06 | Nippon Telegr & Teleph Corp <Ntt> | Integrating circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3466719A (en) * | 1967-01-11 | 1969-09-16 | Texas Instruments Inc | Method of fabricating thin film capacitors |
| FR2138339B1 (ja) * | 1971-05-24 | 1974-08-19 | Radiotechnique Compelec | |
| SU470249A1 (ru) * | 1972-12-20 | 1976-08-05 | Предприятие П/Я Г-4515 | Микросхема |
| DE2720533A1 (de) * | 1977-05-06 | 1978-11-09 | Siemens Ag | Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen |
| DE2842587A1 (de) * | 1978-09-29 | 1980-04-17 | Siemens Ag | Isolierschichtkondensator |
| US4261772A (en) * | 1979-07-06 | 1981-04-14 | American Microsystems, Inc. | Method for forming voltage-invariant capacitors for MOS type integrated circuit device utilizing oxidation and reflow techniques |
-
1981
- 1981-09-22 DE DE19813137708 patent/DE3137708A1/de not_active Withdrawn
-
1982
- 1982-08-23 EP EP82107719A patent/EP0075122A3/de not_active Ceased
- 1982-09-20 JP JP16378582A patent/JPS5866169A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667480A (en) * | 1979-11-05 | 1981-06-06 | Nippon Telegr & Teleph Corp <Ntt> | Integrating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0075122A3 (de) | 1985-03-20 |
| DE3137708A1 (de) | 1983-04-07 |
| EP0075122A2 (de) | 1983-03-30 |
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| JPH0365016B2 (ja) | ||
| JPH0237114B2 (ja) | ||
| JPS61180475A (ja) | 電荷転送装置 | |
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