EP0075122A2 - Integratorschaltung mit einem Differenzverstärker - Google Patents

Integratorschaltung mit einem Differenzverstärker Download PDF

Info

Publication number
EP0075122A2
EP0075122A2 EP82107719A EP82107719A EP0075122A2 EP 0075122 A2 EP0075122 A2 EP 0075122A2 EP 82107719 A EP82107719 A EP 82107719A EP 82107719 A EP82107719 A EP 82107719A EP 0075122 A2 EP0075122 A2 EP 0075122A2
Authority
EP
European Patent Office
Prior art keywords
switching transistor
capacitance
input
electrode
edges
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
EP82107719A
Other languages
English (en)
French (fr)
Other versions
EP0075122A3 (de
Inventor
Hans-Jörg Dr. Pfleiderer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0075122A2 publication Critical patent/EP0075122A2/de
Publication of EP0075122A3 publication Critical patent/EP0075122A3/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop

Definitions

  • the invention relates to an integrator circuit with a differential amplifier, the output of which is connected to the inverting amplifier input via a feedback branch which contains a first capacitance, and to a second capacitance, the first electrode of which is connected to the first transistor via a first switching transistor which is driven by a first clock pulse voltage Circuit input and is connected to the inverting amplifier input via a second switching transistor driven with a second clock pulse voltage.
  • Such an integrator circuit is, for example, from the IEEE Journal of Solid-State Circuits, Vol. SC-12, No. 6, December 1977, pages 600 to 608, in particular FIGS. 1 and 2.
  • the object of the invention is to provide an integrator circuit of the type mentioned, that of the bilinear transfer function enough.
  • u E mean the voltage present at the circuit input
  • u A the output voltage
  • C1 the first capacitance
  • C2 the second capacitance
  • z -1 the delay operator (delay time operator).
  • f represents the frequency of the clock pulse voltages
  • T the period of the same, ie the clock period.
  • the object is achieved by training the integrator circuit according to the characterizing part of claim 1 solved.
  • the integrator circuit according to the invention which is used to implement the bilinear transfer function (1), is characterized in particular by the fact that it can be monolithically integrated on a doped semiconductor body in a simple and space-saving manner.
  • a circuit input I is connected via a switching transistor S1 to the upper electrode of a capacitor C2, the gate of S1 being connected to a clock pulse voltage 0 1.
  • the lower electrode of C2 is led to the circuit input 1 via a switching transistor S2, at the gate of which there is a clock pulse voltage 0 ⁇ 2.
  • the upper electrode of C2 is connected to the inverting input of a differential amplifier 2, the non-inverting input of which is at reference potential, via a switching transistor S3 driven with 0 ⁇ 2.
  • the lower electrode of C2 is over a switching transistor S4 set to reference potential.
  • the gate of S4 is supplied with the clock pulse voltage 0 1.
  • the output 3 of the differential amplifier 2 which simultaneously represents the circuit output, is connected to the inverting amplifier input via a feedback branch 4, which contains a capacitance C1.
  • u E denotes an input voltage to be integrated at 1, which can be continuous or also sampled, ie derived from a continuous input signal, for example via a sample and hold element.
  • a time-dependent reversal of the sign of u E is also quite possible.
  • C2 is charged to a voltage value u E1 via the transistors S1 and S4 which are then turned on, which is indicated in FIG. 1 by an arrow pointing downward.
  • the next clock pulse 6 from B 2 causes the transistors S2 and S3 to be turned on, so that C2 with opposite polarity is applied to the voltage value u E2 present at this time, which is indicated by an arrow pointing upwards.
  • Fig. 3 shows a monolithically integrated execution.
  • the integrator circuit is built on a body 7 made of doped semiconductor material, for example p-doped silicon. 4 that the body 7 has an upper interface 8, which is covered with a thin layer 9 of electrically insulating material, for example Si0 2 .
  • the lower electrode of C2 and the right electrode of C1 are designed as coatings 10 and 11 made of electrically conductive material, for example highly doped polycrystalline: silicon, which are attached to layer 9. They have connection strips 12, 13 and 14 which run towards n-doped semiconductor regions 15, 16 and 17. Above this, contact holes 18 to 20 are provided in the insulating layer 9, in which these connection strips contact the semiconductor regions 15 to 17.
  • n-type regions 21 and 22 which are arranged at a distance from regions 15 and 16.
  • the semiconductor regions, which lie between regions 15 and 21 and 16 and 22 and represent the channel regions of switching transistors S2 and S4, are covered by gates 23 and 24, which are connected to 0 2 and 0 ⁇ 1.
  • Area 21 is with circuit input 1 and area 22 is with the non-inverting amplifier input connected.
  • the n-type semiconductor region 17 is connected to the circuit output 3.
  • the upper electrode of C2 (FIG. 1) and the left electrode are shown as conductive coatings 25, 26 of a second level above the coatings 10 and 11. They consist, for example, of highly doped, polycrystalline silicon, are arranged above the coatings 10 and 11 and are separated from them by an intermediate layer 27 (FIG. 4) made of electrically insulating material. They also have connection strips 28 to 30, of which the connection strips 28 and 29 run above the connection strips 12 and 13 and are of considerably narrower design than these.
  • the assignments 25 and 26 are smaller in area than the assignments 10 and 11 and are arranged relative to these in such a way that their edges protrude far below the edges of the assignments 25 and 26 in the lateral direction.
  • connection strips 28 and 29 contact in the region of contact holes 30 and 31, respectively, n-type semiconductor regions 32 and 33, which together with n-type semiconductor regions 34 and 35 and the intermediate semiconductor regions, which are insulated from the interface 8 and with 0 1 and 0 2 connected gates 36, 37 are covered, which represent switching transistors S1 and S3.
  • the region 34 is conductively connected to the circuit input 1, the region 35 to the inverting amplifier input.
  • the connection strip 30 contacts an n-type region 38 in the region of a further contact hole 39 of the insulating layer 9.
  • the region 38 is connected to the inverting input of the differential amplifier 2.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)

Abstract

Die Erfindung bezieht sich auf eine Integratorschaltung mit einem kapazitiv rückgekoppelten Differenzverstärker (2) und mit einer Kapazität (C2), deren erste Elektrode über einen ersten Schalttransistor (S1) mit dem Schaltungseingang (1) und über einen zweiten Schalttransistor (S3) mit dem invertierenden Verstärkereingang verbunden ist. Angestrebt wird, daß die Schaltung der bilinearen Übertragungsfunktion genügt. Erreicht wird dies dadurch, daß die zweite Elektrode der Kapazität (C2) über einen dritten, mit dem zweiten (S3) synchron betätigbaren Schalttransistor (S2) mit dem Schaltungseingang (1) und über einen vierten mit dem ersten synchron betätigbaren Schalttransistor (S4) mit dem nichtinvertierenden Verstärkereingang verbunden ist. Der Anwendungsbereich der Erfindung umfaßt monolithisch integrierte Filterschaltungen.

Description

  • Die Erfindung bezieht sich auf eine Integratorschaltung mit einem Differenzverstärker, dessen Ausgang mit dem invertierenden Verstärkereingang über einen Rückkopplungszweig verbunden ist, der eine erste Kapazität enthält, und mit einer zweiten Kapazität, deren erste Elektrode über einen ersten, mit einer ersten Taktimpulsspannung angesteuerten Schalttransistor mit dem Schaltungseingang und über einen zweiten, mit einer zweiten Taktimpulsspannung angesteuerten Schalttransistor mit dem invertierenden Verstärkereingang verbunden ist. Eine derartige Integratorschaltung ist beispielsweise aus dem IEEE Journal of Solid-State Circuits, Vol. SC-12, No. 6, Dezember 1977, Seiten 600 bis 608, insb. Fig. 1 und Fig. 2, bekannt.
  • Aufgabe der Erfindung ist es, eine Integratorschaltung der eingangs genannten Art anzugeben, die der bilinearen Übertragungsfunktion
    Figure imgb0001
    genügt. Dabei bedeuten uE die am Schaltungseingang anliegende Spannung, uA die Ausgangsspannung, C1 die erste Kapazität, C2 die zweite Kapazität und z-1 den Verzögerungsoperator (delay time operator). Für den letzteren gilt weiterhin
    Figure imgb0002
    wenn f die Frequenz der Taktimpulsspannungen und T die Periodendauer derselben, d.h. die Taktperiode, darstellen. Die Aufgabe wird erfindungsgemäß durch eine Ausbildung der Integratorschaltung entsprechend dem kennzeichnenden Teil des Patentanspruchs 1 gelöst.
  • Die zur Realisierung der bilinearen übertragungsfunktion (1) dienende Integratorschaltung nach der Erfindung zeichnet sich insbesondere dadurch aus, daß sie in einfacher und flächensparender Weise auf einem dotierten Halbleiterkörper monolithisch integriert werden kann.
  • Die Ansprüche 2 bis 4 sind auf bevorzugte. Ausgestaltungen und Weiterbildungen der Integratorschaltung nach Anspruch 1 gerichtet.
  • Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt:
    • Fig. 1 das Prinzipschaltbild eines bevorzugten Ausführungsbeispiels der Erfindung,
    • Fig. 2 Spannungs-Zeit-Diagramme zur Erläuterung von Fig. 1,
    • Fig. 3 eine zweckmäßige Ausgestaltung der Integratorschaltung nach Fig. 1 in integrierter Schaltungstechnik,
    • Fig. 4 einen Querschnitt durch die Anordnung von Fig. 3 längs der Linie III-III.
  • In Fig. 1 ist ein Schaltungseinganglüber einen Schalttransistor S1 mit der oberen Elektrode einer Kapazität C2 verbunden, wobei das Gate von S1 mit einer Taktimpulsspannung 0 1 beschaltet ist. Die untere Elektrode von C2 ist über einen Schalttransistor S2,an dessen Gate eine Taktimpulsspannung 0̸ 2 liegt, an den Schaltungseingang 1 geführt. Die obere Elektrode von C2 ist andererseits über einen mit 0̸ 2 angesteuerten Schalttransistor S3 mit dem invertierenden Eingang eines Differenzverstärkers 2 verbunden, dessen nichtinvertierender Eingang auf Bezugspotential liegt. Die untere Elektrode von C2 ist über einen Schalttransistor S4 auf Bezugspotential gelegt. Dabei ist das Gate von S4 mit der Taktimpulsspannung 0 1 beaufschlagt. Der Ausgang 3 des Differenzverstärkers 2, der gleichzeitig den Schaltungsausgang darstellt, ist über einen Rückkopplungszweig 4, der eine Kapazität C1 enthält, mit dem invertierenden Verstärkereingang verbunden.
  • uE bezeichnet eine bei 1 anliegende, zu integrierende Eingangsspannung, die kontinuierlich oder auch getastet, d.h. von einem kontinuierlichen Eingangssignal z.B. über ein Abtast-Halteglied abgeleitet sein kann. Auch eine zeitabhängige Vorzeichenumkehr von uE ist durchaus möglich. Beim Auftreten eines Taktimpulses 5 von g1 (Fig. 2) wird C2 über die dann leitend geschalteten Transistoren S1 und S4 auf einen Spannungswert uE1 aufgeladen, der in Fig. 1 durch einen nach unten zeigenden Pfeil angedeutet ist. Durch den nächstfolgenden Taktimpuls 6 von B 2 werden die Transistoren S2 und S3 leitend geschaltet, so daß C2 mit entgegengesetzter Polung an den zu diesem Zeitpunkt anliegenden Spannungswert uE2 gelegt wird, der durch einen nach oben gerichteten Pfeil gekennzeichnet ist. Voraussetzung hierfür ist eine große Spannungsverstärkung des Verstärkers 2, die bewirkt, daß an dem invertierenden Verstärkereingang praktisch dasselbe Potential liegt wie an dem nichtinvertierenden Eingang, d.h. also Bezugspotential. Innerhalb einer durch die einander nicht überlappenden Taktimpulse 5 und 6 gegebenen Taktperiode T lädt sichalso C2 auf eine Differenzspannung uE1 - uE2 auf, die beim Anliegen von 6 über S3 auf die Kapazität C1 übertragen wird. Die Taktperiode T muß dabei so kurz sein, daß für die Abtastung von uE das Abtasttheorem (sampling theorem) gilt.
  • In aufeinanderfolgenden Taktperioden T werden jeweils Umladevorgänge von C1 bewirkt, die nach Betrag und Vorzeichen den sich in den einzelnen Taktperioden T jeweils ergebenden Differenzspannungen uE1 - uE2 entsprechen. Damit ist an C1 bzw. am Schaltungsausgang 3 eine Ausgangsspannung uA abgreifbar, die als Integrationsergebnis, d.h. als die Integralspannung von uF, aufzufassen ist. Der Quotient aus uA und uE entspricht der bilinearen übertragungsfunktion (1).
  • Fig. 3 zeigt eine monolithisch integrierte Ausführungs-. form der Integratorschaltung nach Fig: 1, bei der parasitäre Kapazitäten zwischen der oberen Elektrode von C2 und den auf Bezugspotential liegenden Schaltungsteilen sowie zwischen der linken Elektrode von C1 und diesen Schaltungsteilen weitgehend vermieden sind. Die Integratorschaltung ist auf einem Körper 7 aus dotiertem Halbleitermaterial z.B. p-dotiertem Silizium, aufgebaut. Der Fig. 4 ist entnehmbar, daß der Körper 7 eine obere Grenzfläche 8 aufweist, die mit einer dünnen Schicht 9 aus elektrisch isolierendem Material, z.B. Si02, bedeckt ist. Die untere Elektrode von C2 und die rechte Elektrode von C1 sind als Belegungen 10 und 11 aus elektrisch leitendem Material, z.B. hochdotiertem polykristallinen: Silizium, ausgeführt, die auf der Schicht 9 angeardnet sind. Sie weisen An- schlußstreifen 12, 13 und 14 auf, die zu n-dotierten Halbleitergebieten 15, 16 und 17 hin verlaufen. Oberhalb derselben sind in der Isolierschicht 9 Kontaktlöcher 18 bis 20 vorgesehen, in denen diese Anschlußstreifen die Halbleitergebiete 15 bis 17 kontaktieren.
  • Es sind weiterhin n-leitende Gebiete 21. und 22 vorgesehen, die zu den Gebieten 15 und 16 im Abstand angeordnet sind. Die Halbleiterbereiche, die jeweils zwischen den Gebieten 15 und 21 sowie 16 und 22 liegen und die Kanalbereiche der Schalttransistoren S2 und S4 darstellen, werden von Gates 23 und 24 überdeckt, die mit 0 2 und 0̸ 1 beschaltet sind. Das Gebiet 21 ist mit dem Schaltungseingang 1 und das Gebiet 22 ist mit dem nichtinvertierenden Verstärkereingang leitend verbunden. Das n-leitende Halbleitergebiet 17 ist mit dem Schaltungsausgang 3 verbunden.
  • Die obere Eelektrode von C2 (Fig. 1) und die linke Elektrode sind als leitende Belegungen 25, 26 einer zweiten, oberhalb der Belegungen 10 und 11 liegenden Ebene dargestellt. Sie bestehen beispielsweise aus hochdotiertem, polykristallinen Silizium, sind oberhalb der Belegungen 10 und 11 angeordnet und durch eine Zwischenschicht 27 (Fig.4) aus elektrisch isolierendem Material von diesen getrennt. Sie weisen ferner Anschlußstreifen 28 bis 30 auf, von denen die Anschlußstreifen 28 und 29 oberhalb der Anschlußstreifen 12 und 13 verlaufen und wesentlich schmaler ausgebildet sind als diese. Die Belegungen 25 und 26 sind kleinflächiger als die Belegungen 10 und 11 und relativ zu diesen so angeordnet, daß deren Ränder in lateraler Richtung weit unter den Rändern der Belegungen 25 und 26 hervorragen. Hierdurch werden die oben genannten parasitären Kapazitäten so klein, daß sie praktisch vernachlässigbar sind. Die Anschlußstreifen 28 und 29 kontaktieren im Bereich von Kontaktlöchern 30 und 31 jeweils n-leitende Halbleitergebiete 32 und 33, die zusammen mit n-leitenden Halbleitergebieten 34 und 35 und den dazwischen liegenden Halbleiterbereichen, die von gegen die Grenzfläche 8 isolierten und mit 0 1 und 0 2 beschalteten Gates 36, 37 überdeckt sind, die Schalttransistoren S1 und S3 darstellen. Das Gebiet 34 ist dabei mit dem Schaltungseingang 1 leitend verbunden, das Gebiet 35 mit dem invertierenden Verstärkereingang. Der Anschlußstreifen 30 kontaktiert ein n-leitendes Gebiet 38 im Bereich eines weiteren Kontaktloches 39 der isolierenden Schicht 9. Das Gebiet 38 ist mit dem invertierenden Eingang des Differenzverstärkers 2 verbunden.

Claims (4)

1. Integratorschaltung mit einem Differenzverstärker, dessen Ausgang mit dem invertierenden Verstärkereingang über einen Rückkopplungszweig verbunden ist, der eine erste Kapazität enthält, und mit einer zweiten Kapazität, deren erste Elektrode über einen ersten, mit einer ersten Taktimpulsspannung angesteuerten Schalttransistor mit. dem Schaltungseingang und über einen zweiten, mit einer zweiten Taktimpulsspannung angesteuerten Schalttransistor mit dem invertierenden Verstärkereingang verbunden ist, dadurch gekennzeichnet , daß die zweite Elektrode der zweiten Kapazität (C2) über einen dritten, mit dem zweiten synchron betätigbaren Schalttransistor (S2) mit dem Schaltungseingang (1) und über einen vierten, mit dem ersten synchron betätigbaren Schalttransistor (S4) mit dem auf Bezugspotential liegenden, nichtinvertierenden Verstärkereingang verbunden ist.
2. Integratorschaltung nach Anspruch 1, dadurch ge- kennzeichnet, daß sie auf einem dotierten Halbleiterkörper (7) aufgebaut ist, daß die Elektroden der ersten und zweiten Kapazität (C1 und C2) jeweils aus zwei übereinander liegenden und durch eine elektrisch isolierende Zwischenschicht (27) voneinander getrennten leitenden Belegungen (10,25; 11,26) bestehen, daß die unteren Belegungen (10, 11) jeweils durch eine dünne elektrisch isolierende Schicht (9) von einer Grenzfläche (8) des Halbleiterkörpers (7) getrennt sind und daß die oberen Belegungen (25, 26) kleinflächiger ausgebildet sind als die unteren (10, 11) und so angeordnet sind, daß die Ränder der unteren in lateraler Richtung wesentlich unter den Rändern der oberen Bergungen (25, 26) hervorragen.
3. Integratorschaltung nach Anspruch 2, dadurch ge- kennzeichnet, daß die Belegungen (10, 25) der zweiten Kapazität (C2) mit Anschlußstreifen (12, 13, 28, 29) versehen sind, die mit den Schalttransistoren verbunden sind, und daß die Anschlußstreifen (28, 29) der oberen Elektrode oberhalb der Anschlußstreifen (12, 13) der unteren angeordnet sind und wesentlich schmaler als die letzteren ausgebildet sind, sodaß die Ränder der unteren in lateraler Richtung wesentlich unter den Rändern der oberen Anschlußstreifen (28, 29) hervorragen.
4. Integratorschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet , daß der Halbleiterkörper (7) aus dotiertem monokristallinen Silizium und die Elektroden (10,25, 11,26) der ersten und zweiten Kapazität (C1 und C2) aus hochdotiertem polykristallinen Silizium bestehen.
EP82107719A 1981-09-22 1982-08-23 Integratorschaltung mit einem Differenzverstärker Ceased EP0075122A3 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19813137708 DE3137708A1 (de) 1981-09-22 1981-09-22 Integratorschaltung mit einem differenzverstaerker
DE3137708 1981-09-22

Publications (2)

Publication Number Publication Date
EP0075122A2 true EP0075122A2 (de) 1983-03-30
EP0075122A3 EP0075122A3 (de) 1985-03-20

Family

ID=6142336

Family Applications (1)

Application Number Title Priority Date Filing Date
EP82107719A Ceased EP0075122A3 (de) 1981-09-22 1982-08-23 Integratorschaltung mit einem Differenzverstärker

Country Status (3)

Country Link
EP (1) EP0075122A3 (de)
JP (1) JPS5866169A (de)
DE (1) DE3137708A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59172761A (ja) * 1983-03-23 1984-09-29 Hitachi Ltd 半導体装置
JPH0666436B2 (ja) * 1983-04-15 1994-08-24 株式会社日立製作所 半導体集積回路装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1981000171A1 (en) * 1979-07-06 1981-01-22 American Micro Syst Method for forming voltage-invariant capacitors for mos type integrated circuit device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3466719A (en) * 1967-01-11 1969-09-16 Texas Instruments Inc Method of fabricating thin film capacitors
FR2138339B1 (de) * 1971-05-24 1974-08-19 Radiotechnique Compelec
SU470249A1 (ru) * 1972-12-20 1976-08-05 Предприятие П/Я Г-4515 Микросхема
DE2720533A1 (de) * 1977-05-06 1978-11-09 Siemens Ag Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen
DE2842587A1 (de) * 1978-09-29 1980-04-17 Siemens Ag Isolierschichtkondensator
JPS5667480A (en) * 1979-11-05 1981-06-06 Nippon Telegr & Teleph Corp <Ntt> Integrating circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1981000171A1 (en) * 1979-07-06 1981-01-22 American Micro Syst Method for forming voltage-invariant capacitors for mos type integrated circuit device

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
ALTA FREQUENZA, Band L, Nr. 1, Februar 1981, Seiten 4-11, Milan, IT; F. MALOBERTI et al.: "Noise and gain in a SC integrator with real operational amplifier" *
ELECTRONIC DESIGN, Band 29, Nr. 9, April 1981, Seiten 53-59, Waseca, MN, US; S. OHR: "ECC hits pay dirt with good-as-gold materials and new processes" *
ELECTRONICS, Band 53, Nr. 1, Januar 1980, Seiten 39-40, New York, US; R. ALLAN: "Thin-film devices on silicon chip withstand up to 500 C" *
FREQUENZ, Band 35, Nr. 3/4, M{rz/April 1981, Seiten 93-95, Berlin, DE; P. LUTZ: "Real terminations of SC-filters using LDI-integrators" *
IEEE JOURNAL OF SOLID-STATE CIRCUITS, Band SC-12, Nr. 6, Dezember 1977, Seiten 600-608, New York, US; B.J. HOSTICKA et al.: "MOS sampled data recursive filters using switched capacitor integrators" *
IEEE TRANSACTIONS ON CIRCUITS & SYSTEMS, Band CAS-27, Nr. 6, Juni 1980, Seiten 509-514, IEEE, New York, US; R. GREGORIAN et al.: "Switched-capacitor decimation and interpolation circuits" *

Also Published As

Publication number Publication date
JPS5866169A (ja) 1983-04-20
EP0075122A3 (de) 1985-03-20
DE3137708A1 (de) 1983-04-07

Similar Documents

Publication Publication Date Title
DE3118674C2 (de) Dünnfilmtransistor
DE2759086C2 (de)
EP0114371A2 (de) MISFET mit Eingangsverstärker
EP0027881A1 (de) Monolithisch integrierter, zweidimensionaler Bildsensor mit einer differenzbildenden Stufe und Verfahren zu dessen Betrieb
EP0039076B1 (de) Integratorschaltung mit Abtaststufe
DE2941285A1 (de) Konstantstrom-schaltung
DE2740203C2 (de) Ladungsgekoppelte Halbleiteranordnung
DE102005051742A1 (de) Analogschalter mit minimiertem externen Leckstromfluss und den Analogschalter aufweisendes SC-Filter
DE2753358C3 (de) Ausgangsschaltung für Ladungsübertragungs-Halbleiterbauelemente
DE2653484A1 (de) Integrierbarer konstantwiderstand
EP0075122A2 (de) Integratorschaltung mit einem Differenzverstärker
DE1947937A1 (de) Inverter mit Isolierschicht-Feldeffekttransistoren
DE1185294B (de) Schaltungsanordnung mit unipolartransistoren auf einer einkristallinen halbleiterplatte
DE2933440C2 (de) Ladungsübertragungs-Transversalfilter
DE19750922C1 (de) Integrierte Schaltung mit geschaltetem Kondensator
DE2323471C2 (de) Schaltung mit veränderbarem Widerstand
DE3024296A1 (de) Doppelgatter-metalloxid-feldeffekt- halbleiterelement
DE2703317A1 (de) Ladungsgekoppelte korrelatoranordnung
EP0008675A1 (de) Integrierte Filterschaltung
EP0057751B1 (de) CTD-Transversalfilter
DE3149257C2 (de)
EP0004563B1 (de) Transversalfilter
DE2521949A1 (de) Monolithisch integrierbare mis- treiberstufe
DE2901079C2 (de) Phasenschieber
DE2936731C2 (de)

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Designated state(s): DE FR GB

PUAL Search report despatched

Free format text: ORIGINAL CODE: 0009013

17P Request for examination filed

Effective date: 19841217

AK Designated contracting states

Designated state(s): DE FR GB

17Q First examination report despatched

Effective date: 19860904

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN REFUSED

18R Application refused

Effective date: 19870723

RIN1 Information on inventor provided before grant (corrected)

Inventor name: PFLEIDERER, HANS-JOERG, DR.