JPS5860529A - 半導体チツプの識別方法 - Google Patents
半導体チツプの識別方法Info
- Publication number
- JPS5860529A JPS5860529A JP56160626A JP16062681A JPS5860529A JP S5860529 A JPS5860529 A JP S5860529A JP 56160626 A JP56160626 A JP 56160626A JP 16062681 A JP16062681 A JP 16062681A JP S5860529 A JPS5860529 A JP S5860529A
- Authority
- JP
- Japan
- Prior art keywords
- chips
- chip
- mark
- individual
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000004020 conductor Substances 0.000 claims description 6
- 238000005259 measurement Methods 0.000 abstract description 3
- 230000002950 deficient Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000005405 multipole Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体チップの識別方法、特に半導体ウェー
・上に形成される複数個の半導体チップを個々に識別す
る丸めの識別方法に関するものである。
・上に形成される複数個の半導体チップを個々に識別す
る丸めの識別方法に関するものである。
半導体装置を構成する半導体チップ（以下チップと称す
る）は、従来から１１１図にみられるように、１枚Ｏ″
Ｐ導体ウエノ１（以下ウエノ１と称する）＋１１上に、
拡散、＊膿、写真製版などの技術を用いて複数個のチッ
プ（２）を一括して形成させたの・ち、個々のチップ（
２）の電気特性を測定検査し、不良品についてのみイン
クなどでマーク（３）ｔ−施し、このマークｆ３１のな
いチップ（２］のみを良品として個々に切シ出し、その
彼の組み立て工程に送シ、半導体装置とし・て完成させ
ている。
る）は、従来から１１１図にみられるように、１枚Ｏ″
Ｐ導体ウエノ１（以下ウエノ１と称する）＋１１上に、
拡散、＊膿、写真製版などの技術を用いて複数個のチッ
プ（２）を一括して形成させたの・ち、個々のチップ（
２）の電気特性を測定検査し、不良品についてのみイン
クなどでマーク（３）ｔ−施し、このマークｆ３１のな
いチップ（２］のみを良品として個々に切シ出し、その
彼の組み立て工程に送シ、半導体装置とし・て完成させ
ている。
しかしこのような従来での不良品についてのみｉ−り（
３）ｔ−施す方法は、いわゆるＧＯ／ＮＯ判定であって
、チップ（２）を特性別に選別することは不可能であシ
、従ってたとえ僅かでも測定に際して規格値をはずれる
と、不良品になってしまい、用途によっては使用可能な
チップ（２３であっても廃棄さｎるという不都合があっ
た。そしてこｎはウエノ・（１）上に形成される多数の
チップ（２３が、すべて同一パターンであるために生ず
るものてもあった。
３）ｔ−施す方法は、いわゆるＧＯ／ＮＯ判定であって
、チップ（２）を特性別に選別することは不可能であシ
、従ってたとえ僅かでも測定に際して規格値をはずれる
と、不良品になってしまい、用途によっては使用可能な
チップ（２３であっても廃棄さｎるという不都合があっ
た。そしてこｎはウエノ・（１）上に形成される多数の
チップ（２３が、すべて同一パターンであるために生ず
るものてもあった。
この発明は従来のこのような欠点に鑑み、測定に際して
たとえ規格値をはずれたチップであっても、他の用途に
使用可能なものを活用できるようにするために、同一ウ
エノ・内に一括して形成される各チップに１個々に独立
した表示ｔＭして、こ九らをそれぞれに識別し得るよう
にしたものである。
たとえ規格値をはずれたチップであっても、他の用途に
使用可能なものを活用できるようにするために、同一ウ
エノ・内に一括して形成される各チップに１個々に独立
した表示ｔＭして、こ九らをそれぞれに識別し得るよう
にしたものである。
以下、この発明方法の一実施例につき、！２図を参照し
て詳細に説明する。
て詳細に説明する。
この５１１２図において前記ｔｌＬｈ図と同一符号は同
一または相当部分を示しておシ、この実施例では前記し
た同一ウニ−・１１】内に複数個形成されるチップ（２
３のそれぞれに個々に異なる認識表示（４）１例えば個
々に異なる番号を表示させ、この−ｍ表示（引を例えば
テレビカメラなどによ）、読゛取って識別し祷るように
したものである。
一または相当部分を示しておシ、この実施例では前記し
た同一ウニ−・１１】内に複数個形成されるチップ（２
３のそれぞれに個々に異なる認識表示（４）１例えば個
々に異なる番号を表示させ、この−ｍ表示（引を例えば
テレビカメラなどによ）、読゛取って識別し祷るように
したものである。
従ってこの実施例の場合、チップ（２３上の認識表示（
４）を読取シ記憶してから電気特性を測定して、対象チ
ップの良、不良ならびに良品であれにどのランクに相当
するかを判定してその結果をも記憶し、すべてのチップ
の測定を終了したのち、個々の各チック（２３に対する
表示シよび判定結果を合わせて、その該当ウエノ・（１
）を次の組み立て工程に送シ、切ル出された個々のチッ
プ（２３ｔ−％性別に選別して組み立てるようにすれば
Ｌく、これによって従来のようなＧ Ｏ／Ｎ Ｏ判定で
不採用となっていたチップ會も特性に応じて採用てきる
ようにな夛、結果的にウェハ当ルのチップ良品率を向上
し祷るのである。
４）を読取シ記憶してから電気特性を測定して、対象チ
ップの良、不良ならびに良品であれにどのランクに相当
するかを判定してその結果をも記憶し、すべてのチップ
の測定を終了したのち、個々の各チック（２３に対する
表示シよび判定結果を合わせて、その該当ウエノ・（１
）を次の組み立て工程に送シ、切ル出された個々のチッ
プ（２３ｔ−％性別に選別して組み立てるようにすれば
Ｌく、これによって従来のようなＧ Ｏ／Ｎ Ｏ判定で
不採用となっていたチップ會も特性に応じて採用てきる
ようにな夛、結果的にウェハ当ルのチップ良品率を向上
し祷るのである。
なシ前記貢施例においては、認識表示（４）として番号
表示の場合を示したが、個々のチップを識別し得るもの
であれば、その他任意の文字、１号。
表示の場合を示したが、個々のチップを識別し得るもの
であれば、その他任意の文字、１号。
パターンであってよく、その表示位置も表面、裏面もし
くは両面のいずれであってもよい。また識別を電気特性
の測定時に行なうようにしているが、例えば拡散、ｆｉ
、Ｓ、写真製版、チップ分割、ボンディング、封止など
の各Ｉｌｌ造工程に対して、独立もしくは組み合わせて
用いるようにしてもよく、特にボンディング工程におい
ては、多極のチップを同一基板内に形成する場合１表示
によって各チップを識別できるために、工程の自動化、
省力化に寄与することができる。
くは両面のいずれであってもよい。また識別を電気特性
の測定時に行なうようにしているが、例えば拡散、ｆｉ
、Ｓ、写真製版、チップ分割、ボンディング、封止など
の各Ｉｌｌ造工程に対して、独立もしくは組み合わせて
用いるようにしてもよく、特にボンディング工程におい
ては、多極のチップを同一基板内に形成する場合１表示
によって各チップを識別できるために、工程の自動化、
省力化に寄与することができる。
以上詳述したようにこの発明によるとｔｔ’ｊ、１つの
牛導体ウェハ上に複数個の手導体チップを形成させる場
合にあって、個々のチップに識別表示を与えるようにし
たので、各チップを特性別に選択できることになル、こ
れによってウェハ轟シのチップ良品率を向上し得ると共
に、併せて製造工程上での自動化、省力化に寄与すると
ころがある。
牛導体ウェハ上に複数個の手導体チップを形成させる場
合にあって、個々のチップに識別表示を与えるようにし
たので、各チップを特性別に選択できることになル、こ
れによってウェハ轟シのチップ良品率を向上し得ると共
に、併せて製造工程上での自動化、省力化に寄与すると
ころがある。
第１図は従来例による牛導体ウェハを示す正面図、第２
図はこの発明方法の一実施例を適用した牛導体ウェハを
示す正面図である。 （１１・ｍ−・ウェハ、（２Ｊ・・・・チッ７’、（４
１・・・・識別表示。 代 理 人 葛 野 個 −（外１名）７へ１図 第２図
図はこの発明方法の一実施例を適用した牛導体ウェハを
示す正面図である。 （１１・ｍ−・ウェハ、（２Ｊ・・・・チッ７’、（４
１・・・・識別表示。 代 理 人 葛 野 個 −（外１名）７へ１図 第２図
Claims (1)
- １枚の牛導体つエノ・上に複数個の半導体チップを一括
して形成させる場合９個々の半導体チップの一方の主１
ｕｉｔたは他方の主表面、もしくはその表ＳＯ逼所に、
同チップに固有の識別表示をなしたことを特徴とする半
導体チップの識別方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160626A JPS5860529A (ja) | 1981-10-06 | 1981-10-06 | 半導体チツプの識別方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160626A JPS5860529A (ja) | 1981-10-06 | 1981-10-06 | 半導体チツプの識別方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860529A true JPS5860529A (ja) | 1983-04-11 |
Family
ID=15718992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56160626A Pending JPS5860529A (ja) | 1981-10-06 | 1981-10-06 | 半導体チツプの識別方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860529A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016415A (ja) * | 1983-07-08 | 1985-01-28 | Seiko Epson Corp | 半導体装置 |
| US5641714A (en) * | 1995-01-17 | 1997-06-24 | Sony Corporation | Method of manufacturing members |
| US6100486A (en) * | 1998-08-13 | 2000-08-08 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US6147316A (en) * | 1997-01-17 | 2000-11-14 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US7738988B2 (en) | 1997-03-24 | 2010-06-15 | Micron Technology, Inc. | Process and method for continuous, non lot-based integrated circuit manufacturing |
| US7885782B2 (en) | 1997-02-26 | 2011-02-08 | Micron Technology, Inc. | Method in an integrated circuit (IC) manufacturing process for identifying and redirecting ICs mis-processed during their manufacture |
-
1981
- 1981-10-06 JP JP56160626A patent/JPS5860529A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016415A (ja) * | 1983-07-08 | 1985-01-28 | Seiko Epson Corp | 半導体装置 |
| US5641714A (en) * | 1995-01-17 | 1997-06-24 | Sony Corporation | Method of manufacturing members |
| US6365861B1 (en) | 1997-01-17 | 2002-04-02 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US6147316A (en) * | 1997-01-17 | 2000-11-14 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US6307171B1 (en) | 1997-01-17 | 2001-10-23 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US6350959B1 (en) | 1997-01-17 | 2002-02-26 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US6365860B1 (en) | 1997-01-17 | 2002-04-02 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US6373011B1 (en) | 1997-01-17 | 2002-04-16 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US6437271B1 (en) | 1997-01-17 | 2002-08-20 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US6504123B2 (en) | 1997-01-17 | 2003-01-07 | Micron Technology, Inc. | Process for sorting integrated circuit devices |
| US6703573B2 (en) | 1997-01-17 | 2004-03-09 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US7885782B2 (en) | 1997-02-26 | 2011-02-08 | Micron Technology, Inc. | Method in an integrated circuit (IC) manufacturing process for identifying and redirecting ICs mis-processed during their manufacture |
| US7738988B2 (en) | 1997-03-24 | 2010-06-15 | Micron Technology, Inc. | Process and method for continuous, non lot-based integrated circuit manufacturing |
| US8315730B2 (en) | 1997-03-24 | 2012-11-20 | Micron Technology, Inc. | Methods for non lot-based integrated circuit manufacturing |
| US6100486A (en) * | 1998-08-13 | 2000-08-08 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7738988B2 (en) | Process and method for continuous, non lot-based integrated circuit manufacturing | |
| KR950000099B1 (ko) | 바이너리 코딩(Bianry Coding)법을 이용한 반도체소자의 위치인식방법 | |
| JPS5860529A (ja) | 半導体チツプの識別方法 | |
| US6013533A (en) | Real time quiescent current test limit methodology | |
| EP0066836B1 (de) | Verfahren zur Kennzeichnung von Halbleiterchips und kennzeichenbarer Halbleiterchip | |
| JP2595962B2 (ja) | 半導体装置 | |
| JPS60107852A (ja) | 半導体集積回路 | |
| JPS6118859B2 (ja) | ||
| JPS6062131A (ja) | 半導体装置 | |
| JPS6123653B2 (ja) | ||
| EP3553701A1 (en) | Method for measuring a growth process of a fruit, and a tag to be applied onto a fruit to measure a fruit growth process | |
| JPS58121636A (ja) | 半導体装置の製造方法 | |
| JPH0513529A (ja) | 半導体集積回路 | |
| JPS6222449A (ja) | 半導体ペレツトの選別方法 | |
| JP3300264B2 (ja) | 半導体チップ認識方法 | |
| JPH01282478A (ja) | 物品検査方法 | |
| JPH01194331A (ja) | マーキングによるダイボンディング方法 | |
| JPS614264A (ja) | 自動ギヤングボンデイング用接続テ−プと半導体素子の組合せ | |
| JPH04139738A (ja) | 半導体装置の製造方法 | |
| JPH04352314A (ja) | 半導体ウェハの識別方法 | |
| KR100400699B1 (ko) | 와이어 본딩 방법 및 장치 | |
| JPH03196542A (ja) | 半導体ウェーハのテスト方法 | |
| JPS5818936A (ja) | 半導体素子の選別方式 | |
| JPS60107853A (ja) | 集積回路ペレットおよび集積回路装置 | |
| JPS6042615B2 (ja) | 半導体装置の選別方法 |