JPS5858626U - 割込み優先順位制御装置 - Google Patents
割込み優先順位制御装置Info
- Publication number
- JPS5858626U JPS5858626U JP10330682U JP10330682U JPS5858626U JP S5858626 U JPS5858626 U JP S5858626U JP 10330682 U JP10330682 U JP 10330682U JP 10330682 U JP10330682 U JP 10330682U JP S5858626 U JPS5858626 U JP S5858626U
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- priority
- section
- accepted
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は本考案のデータ処理システムの一実施例構成、
第２図は本考案に示す中央処理装置と周辺装置アダプタ
との間の情報送受を行なうＣＰＵインタフェース・レジ
スタ部を説明する説明図、第３図は中央処理装置からの
セレクション・シーケンスによる情報送受の一実施例タ
イム・チャート、第４図は第１図に示す割込制御レジス
タ部１５に含まれるレジスタを説明する説明図、第５図
は第１図に示す割込み制御回路部１７にもうけられる記
憶部とマスク制御回路との一実施例構成を示す。 図中、１は中央処理装置、２は周辺装置アダプタ、３は
主記憶装置、１２はＣＰＵインタフェース・レジスタ部
、１３はマイクロプロセッサ−４１５は割込制御レジス
タ、１７は割込制御回路部、２４は記憶部、２５はマス
ク制御回路を表わす。 ノ 補正 昭５７．１１．１５ ★用新案登録請求の範囲、図面の簡単な説明を次のよう
に補正する。 □ 、Ｏ実用新案登録請求の範囲 （１）入出力装置を制御する周辺装置制御装置を有し、
該周辺装置制御装置に上記複数の入出力装置 置から
の割込み要因を受付ける割込み制御回路・部をもうけ、
該割込み制御回路部は、上記入出力装置からの割込み要
因のうちの予め与えられている割込み優先順位のより高
い割込み要因に対応してもうけられてなり、かつ当該定
められた割込み要因に対して当該割込み要因が一旦受付
けられたことを記憶するとともに優先順位のより低い割
込み要因の少な（とも１つが受付け□ られたと
きリセットされる所の記憶部をもち、次に当該割込み優
先順位のより高い割込み要因に対する受付けを他人中力
装置からの割込み要因が受付けられるまで待機せしめる
マスク制御回路をそなえることを特徴とする割込み優先
順位制御装置。 （２）上記記憶部は、予め与えられている割込み優□
先順位のより高い割込み要因に対応してもうけられ、
優先順位のより低い割込み要因が受付けられたときリセ
ットされることを特徴とする実用新案登録請求の範囲第
（１）項記載φ割込み優先順位制御装置。 図面の簡単な説明 第１図は本考案のデータ処理システムの二実施例構成、
第２図は本考案に示す中央処理装置と周辺装置アダプタ
との間の情報送受を行なうＣＰＵインタフェース・レジ
スタ部を説明する説明図、第３図は中央処理装置からの
セレクション、◆シーケンスによる情報送受の一実施例
タイム・チャート、第４図は第１図に示す割込制御レジ
スタ部１５に含まれるレジスタを説明する説明図、第５
図は第１図に示す割込み制御回路部１７にもうけ ・
られる記憶部とマスク制御回路との一実施例構成を示す
。 図中、１は中央処理装置、２は周辺装置アダプタ、３は
主記憶装置、１２はＣＰＵインタフェース・レジスタ部
、１３はマイクロプロセッサ、１５は割込制御レジ支夕
、１７は割込制御回路部、２４は記憶部、２５はマスク
制御回路を表わす。
第２図は本考案に示す中央処理装置と周辺装置アダプタ
との間の情報送受を行なうＣＰＵインタフェース・レジ
スタ部を説明する説明図、第３図は中央処理装置からの
セレクション・シーケンスによる情報送受の一実施例タ
イム・チャート、第４図は第１図に示す割込制御レジス
タ部１５に含まれるレジスタを説明する説明図、第５図
は第１図に示す割込み制御回路部１７にもうけられる記
憶部とマスク制御回路との一実施例構成を示す。 図中、１は中央処理装置、２は周辺装置アダプタ、３は
主記憶装置、１２はＣＰＵインタフェース・レジスタ部
、１３はマイクロプロセッサ−４１５は割込制御レジス
タ、１７は割込制御回路部、２４は記憶部、２５はマス
ク制御回路を表わす。 ノ 補正 昭５７．１１．１５ ★用新案登録請求の範囲、図面の簡単な説明を次のよう
に補正する。 □ 、Ｏ実用新案登録請求の範囲 （１）入出力装置を制御する周辺装置制御装置を有し、
該周辺装置制御装置に上記複数の入出力装置 置から
の割込み要因を受付ける割込み制御回路・部をもうけ、
該割込み制御回路部は、上記入出力装置からの割込み要
因のうちの予め与えられている割込み優先順位のより高
い割込み要因に対応してもうけられてなり、かつ当該定
められた割込み要因に対して当該割込み要因が一旦受付
けられたことを記憶するとともに優先順位のより低い割
込み要因の少な（とも１つが受付け□ られたと
きリセットされる所の記憶部をもち、次に当該割込み優
先順位のより高い割込み要因に対する受付けを他人中力
装置からの割込み要因が受付けられるまで待機せしめる
マスク制御回路をそなえることを特徴とする割込み優先
順位制御装置。 （２）上記記憶部は、予め与えられている割込み優□
先順位のより高い割込み要因に対応してもうけられ、
優先順位のより低い割込み要因が受付けられたときリセ
ットされることを特徴とする実用新案登録請求の範囲第
（１）項記載φ割込み優先順位制御装置。 図面の簡単な説明 第１図は本考案のデータ処理システムの二実施例構成、
第２図は本考案に示す中央処理装置と周辺装置アダプタ
との間の情報送受を行なうＣＰＵインタフェース・レジ
スタ部を説明する説明図、第３図は中央処理装置からの
セレクション、◆シーケンスによる情報送受の一実施例
タイム・チャート、第４図は第１図に示す割込制御レジ
スタ部１５に含まれるレジスタを説明する説明図、第５
図は第１図に示す割込み制御回路部１７にもうけ ・
られる記憶部とマスク制御回路との一実施例構成を示す
。 図中、１は中央処理装置、２は周辺装置アダプタ、３は
主記憶装置、１２はＣＰＵインタフェース・レジスタ部
、１３はマイクロプロセッサ、１５は割込制御レジ支夕
、１７は割込制御回路部、２４は記憶部、２５はマスク
制御回路を表わす。
Claims (1)
- （１）入出力装置を制御する周辺装置制御装置を有し、
該周辺装置制御装置に上記複数の入出力装置から゛の割
込み要因を受付ける割込み制御回路部をもうけ、該割込
み制御回路部は、上記入出力装置からの割込み要因のう
ち予め与えられている割込み優先順位のより高い割込み
要因に対応してもうけられてなり、かつ当該定められた
割込み要因に対して当該割込み要因が一旦受付けられた
ことを記憶するとともに優先順位のより低い割込み要因
の少なくとも１つが受付けられたときリセットされる所
の記憶部をもち、次に当該割込み優先順位のより高い割
込み要因に対する受付けを他人出力装置からの割込み要
因が受付けられるまで待機せしめるマスク制御回路をそ
なえることを特徴とする割込み優先順位制御装置。
。 （シ）上記記憶部は、予め与えられている割込み優先順
位のより高い割込み要因に対応してもうけられ、優先順
位のより低い割込み要因が受付けられたときリセットさ
れることを特徴とする実用新案登録請求の範囲第（１）
項記載の割込み優先順位制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330682U JPS5850410Y2 (ja) | 1982-07-08 | 1982-07-08 | 割込み優先順位制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330682U JPS5850410Y2 (ja) | 1982-07-08 | 1982-07-08 | 割込み優先順位制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858626U true JPS5858626U (ja) | 1983-04-20 |
| JPS5850410Y2 JPS5850410Y2 (ja) | 1983-11-17 |
Family
ID=29897922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10330682U Expired JPS5850410Y2 (ja) | 1982-07-08 | 1982-07-08 | 割込み優先順位制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850410Y2 (ja) |
-
1982
- 1982-07-08 JP JP10330682U patent/JPS5850410Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5850410Y2 (ja) | 1983-11-17 |
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