JPS585844A - 分岐アドレス記憶を有するマイクロプログラム制御装置 - Google Patents
分岐アドレス記憶を有するマイクロプログラム制御装置Info
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- JPS585844A JPS585844A JP10402281A JP10402281A JPS585844A JP S585844 A JPS585844 A JP S585844A JP 10402281 A JP10402281 A JP 10402281A JP 10402281 A JP10402281 A JP 10402281A JP S585844 A JPS585844 A JP S585844A
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-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロプログラム制御装置の制御記憶装置
において、ネクストアドレスを指示するためのネタスト
アドレス部及び無条件分岐あるいは条件分岐を行なわせ
るための分岐アドレス制御部の占める記憶容量の軽減に
関するものである。
において、ネクストアドレスを指示するためのネタスト
アドレス部及び無条件分岐あるいは条件分岐を行なわせ
るための分岐アドレス制御部の占める記憶容量の軽減に
関するものである。
従来の制御記憶装置ではネクストアドレス部及び分岐ア
ドレス制御部が記憶装置の全体に占める割合は一般にお
よそ４分の１にも上っていた。
ドレス制御部が記憶装置の全体に占める割合は一般にお
よそ４分の１にも上っていた。
制御記憶装置は、本来被制御回路を制御するためのもの
であって、本体九る被制御回路に対して、その規模が大
になること線好ましいことではない。
であって、本体九る被制御回路に対して、その規模が大
になること線好ましいことではない。
制御記憶装置のネクストアドレスは、外部から指示され
る場合と制御記憶装置内で決定される場合とがあるが、
外部からの指示は非常に頻度が低いものであシ、また内
部的に選択される場合にも殆んどの場合がシーケンシャ
ルに増加していく場合が多く、上記ネクストアドレス部
による指示や分岐アドレス制御部による無条件分岐や条
件分岐はあｔｂ行われない。このように使用頻度の低い
プロセスのために、制御記憶の４分の１にも上る記憶容
量を占有すること社無駄が多いということになる。
る場合と制御記憶装置内で決定される場合とがあるが、
外部からの指示は非常に頻度が低いものであシ、また内
部的に選択される場合にも殆んどの場合がシーケンシャ
ルに増加していく場合が多く、上記ネクストアドレス部
による指示や分岐アドレス制御部による無条件分岐や条
件分岐はあｔｂ行われない。このように使用頻度の低い
プロセスのために、制御記憶の４分の１にも上る記憶容
量を占有すること社無駄が多いということになる。
本発明は、無条件分岐や条件分岐のための分岐アドレス
制御部の制御記憶部を制御記憶装置から分離し、分岐記
憶装置として別個に設け、必要なときだけ骸分岐記憶装
置から指令を受けて、分岐されたマイクロステップを実
行させることとし、併わせて制御記憶アドレスレジスタ
の内容を予め定められた固定値だけ加算することによっ
てネクストアドレス部のビット幅を節約し、制御記憶装
置全体として、従来の構成に比較して、無駄なハードウ
ェアーを減少すること、また制御記憶装置から分岐記憶
部分を分離しそれぞれ小ｉ化することによって実装の合
理化を図り併せて演算処理の高速化を図ることを目的と
している。
制御部の制御記憶部を制御記憶装置から分離し、分岐記
憶装置として別個に設け、必要なときだけ骸分岐記憶装
置から指令を受けて、分岐されたマイクロステップを実
行させることとし、併わせて制御記憶アドレスレジスタ
の内容を予め定められた固定値だけ加算することによっ
てネクストアドレス部のビット幅を節約し、制御記憶装
置全体として、従来の構成に比較して、無駄なハードウ
ェアーを減少すること、また制御記憶装置から分岐記憶
部分を分離しそれぞれ小ｉ化することによって実装の合
理化を図り併せて演算処理の高速化を図ることを目的と
している。
マイクロブ四グラム制御装置におい°ては、外部からマ
クロ命令が与えられた場合、該マクロ命令に対応したマ
イクル命令が、制御記憶装置から読み出されてそれに基
づいてマイクロステップを奥行していくのであるが、多
くの場合、定壕つ九順序のステップを実行すれば充分で
ある。しかし、マイクロステップが或段階まで進んだ時
のデータ処理の結果によっては、マイクロステップの処
理の流れを変更しなければならない場合がある。例えば
結果がゼｐであるとかオーバーフローを示している場合
にはステップの流れを変更する必要がある。そして、こ
のマイクロステップの処理の流れを変更するために必要
なビット幅線、データ処理の結果、処理の流れを変えな
ければならないとされる特別状態の数と、流れを変える
方向の数（分岐数）によって法定される。
クロ命令が与えられた場合、該マクロ命令に対応したマ
イクル命令が、制御記憶装置から読み出されてそれに基
づいてマイクロステップを奥行していくのであるが、多
くの場合、定壕つ九順序のステップを実行すれば充分で
ある。しかし、マイクロステップが或段階まで進んだ時
のデータ処理の結果によっては、マイクロステップの処
理の流れを変更しなければならない場合がある。例えば
結果がゼｐであるとかオーバーフローを示している場合
にはステップの流れを変更する必要がある。そして、こ
のマイクロステップの処理の流れを変更するために必要
なビット幅線、データ処理の結果、処理の流れを変えな
ければならないとされる特別状態の数と、流れを変える
方向の数（分岐数）によって法定される。
今、仮に特別状態の数を３２とし、分岐の数な８とする
と、３２の特別状態のどれを参照するかを探るためにま
ず５ビツトの幅が必要であ如、この５ビツトの参照信号
と３２の特別状態を示す信号との各ＡＮＤをとシ、更に
そのＡＮＤ出力をＯＲして得た信号が１ビット即ち２つ
の分岐アドレスの指示が可能な信号となる。従って、分
岐の数が８の場合には３ビツトの分岐アドレス指示信号
が必要となるわけであるが、そのためには、幅が５ビツ
トの制御記憶装置が３組とＡＮＤ回路、ＯＲ回路が３組
必要ということになる。すなわち、制御記憶装置として
は、マイクロプルグラムの分岐アドレス指定のために５
Ｘ３＝１５ビツトの幅の記憶装置が必要ということにな
る。
と、３２の特別状態のどれを参照するかを探るためにま
ず５ビツトの幅が必要であ如、この５ビツトの参照信号
と３２の特別状態を示す信号との各ＡＮＤをとシ、更に
そのＡＮＤ出力をＯＲして得た信号が１ビット即ち２つ
の分岐アドレスの指示が可能な信号となる。従って、分
岐の数が８の場合には３ビツトの分岐アドレス指示信号
が必要となるわけであるが、そのためには、幅が５ビツ
トの制御記憶装置が３組とＡＮＤ回路、ＯＲ回路が３組
必要ということになる。すなわち、制御記憶装置として
は、マイクロプルグラムの分岐アドレス指定のために５
Ｘ３＝１５ビツトの幅の記憶装置が必要ということにな
る。
この他制御記憶装置には、前に読み出された内容によっ
て、指定することが固定的に定まっているアドレス指示
のために数ビットの幅が必要である。今、仮にこれを８
ビツトとすると上記の分岐アドレス指示用のｔビットと
合わせてｎビットが必要ということになシ、上記８ビツ
トと上記分岐条件で定まる３ビツトの計１１ビットのア
ドレスが１００分の２３、即ち、約４分の１がネクスト
アドレスの指示や分岐アドレスの制御に使′トれている
ことになるのである。
て、指定することが固定的に定まっているアドレス指示
のために数ビットの幅が必要である。今、仮にこれを８
ビツトとすると上記の分岐アドレス指示用のｔビットと
合わせてｎビットが必要ということになシ、上記８ビツ
トと上記分岐条件で定まる３ビツトの計１１ビットのア
ドレスが１００分の２３、即ち、約４分の１がネクスト
アドレスの指示や分岐アドレスの制御に使′トれている
ことになるのである。
しかしながら、上記の５Ｘ３＝１５ビツトについていえ
ば処理の流れの少ない一般的な例でみると制御記憶の奥
行方向（語数）の約１側根度の数しか必要でないのであ
る。この割合は、処理の流れを変更する頻度の大小によ
る。今、仮に、上記の如く、必要な奥行が１割とすれば
、残りの９割は不要の存在ということになる。
ば処理の流れの少ない一般的な例でみると制御記憶の奥
行方向（語数）の約１側根度の数しか必要でないのであ
る。この割合は、処理の流れを変更する頻度の大小によ
る。今、仮に、上記の如く、必要な奥行が１割とすれば
、残りの９割は不要の存在ということになる。
更に、前に読み出された内容によって指定することが固
定的に定まっているネクストアドレス部８ビットについ
ては、制御記憶アドレスレジスタの内容をあらかじめ定
められた固定値をプラスしたアドレスがネクストアドレ
スになるようにしておくことによシ、この８ビツトも省
くことができる。この先に読み出されたアドレスにあら
かじめ定められた固定値だけプラスしたものをネクスト
アドレスとすることによシネクストアドレス部の固定分
のビット幅を省く方法は、単にそれだけでは分岐指定が
できないため利用範囲が狭いものであるが、本発明の如
く分岐アドレス制御部を有するマイクロブ四グラム制御
装置に於いて、分岐アドレス制御に必要なビット幅の省
略を行なうのと併行して行なう場合には、利用範囲が拡
がシ固定値の加算手段を有効に採用することができる。
定的に定まっているネクストアドレス部８ビットについ
ては、制御記憶アドレスレジスタの内容をあらかじめ定
められた固定値をプラスしたアドレスがネクストアドレ
スになるようにしておくことによシ、この８ビツトも省
くことができる。この先に読み出されたアドレスにあら
かじめ定められた固定値だけプラスしたものをネクスト
アドレスとすることによシネクストアドレス部の固定分
のビット幅を省く方法は、単にそれだけでは分岐指定が
できないため利用範囲が狭いものであるが、本発明の如
く分岐アドレス制御部を有するマイクロブ四グラム制御
装置に於いて、分岐アドレス制御に必要なビット幅の省
略を行なうのと併行して行なう場合には、利用範囲が拡
がシ固定値の加算手段を有効に採用することができる。
しかし、後に説明する第１図の制御記憶装置のように２
０４８の奥行（語数）を有する制御記憶装置において、
分岐アドレスとしてそのいずれのアドレスをも指示でき
るためには１１ビツトのアドレス信号が必要であるため
、分岐アドレス指示用の３ビツトだけでは足シず更に８
ビツト幅の信号を必要とする。ただその必要とする実行
方向の大きさは制御記憶の奥行の１割＠度である・従っ
て、この８ビツト幅の奥行についても９割の節約が可能
である。結局１５ビツトと８ピツトの計ｎビットについ
て実行方向で９割が節約可能となる。これは制御記憶の
幅１００ビットに対して、２３Ｘ０．９＝２０．７ビツ
ト、すなわち約２０チの幅のビット数が省略可能ないし
実働に寄与していないこととなる。
０４８の奥行（語数）を有する制御記憶装置において、
分岐アドレスとしてそのいずれのアドレスをも指示でき
るためには１１ビツトのアドレス信号が必要であるため
、分岐アドレス指示用の３ビツトだけでは足シず更に８
ビツト幅の信号を必要とする。ただその必要とする実行
方向の大きさは制御記憶の奥行の１割＠度である・従っ
て、この８ビツト幅の奥行についても９割の節約が可能
である。結局１５ビツトと８ピツトの計ｎビットについ
て実行方向で９割が節約可能となる。これは制御記憶の
幅１００ビットに対して、２３Ｘ０．９＝２０．７ビツ
ト、すなわち約２０チの幅のビット数が省略可能ないし
実働に寄与していないこととなる。
本発明は、上記の省略可能なビット幅を削除しもってハ
ードウェアーを簡素化するとともに、分岐アドレス記憶
を分離することによシ装置実装の合理化それに基づくユ
ニット内の演算速度の高速化を図ることを目的としてい
る。
ードウェアーを簡素化するとともに、分岐アドレス記憶
を分離することによシ装置実装の合理化それに基づくユ
ニット内の演算速度の高速化を図ることを目的としてい
る。
以下図面により本発明を説明する。
第１図は、幅１００ビット、奥行（語数） ２０４８の
制御記憶装置を有する従来方式のマイクロブ四グラム制
御装置を示す図である。図中、信号径路を示す信号線と
交わって記入されている披瀝引出線とその引出線に付さ
れた丸で囲んである数字は、該信号線を通過する情報の
ビット数を現わす。図中１は制御記憶装置ＣＢ、２は制
御記憶装置のアドレスを保持するための制御記憶アドレ
スレジスタＣＳ Ａ Ｒｓ ３は制御記憶装置から読み
出された制御データを保持する制御記憶データレジスタ
、４はネクストアドレスの指示を外部からの信号による
か、マイクロプログラム制御装置内で決定するかを選択
する選択手段、５は、マイクロプログラム制御装置外か
らの特別情報（本件説明例では羽種）とその情報のいず
れを参照するかを定めるための制御記憶分岐アドレス制
御部からの５ビツト幅の参照信号３組とから分岐アドレ
スを定める信号を発生する分岐論理回路である。
制御記憶装置を有する従来方式のマイクロブ四グラム制
御装置を示す図である。図中、信号径路を示す信号線と
交わって記入されている披瀝引出線とその引出線に付さ
れた丸で囲んである数字は、該信号線を通過する情報の
ビット数を現わす。図中１は制御記憶装置ＣＢ、２は制
御記憶装置のアドレスを保持するための制御記憶アドレ
スレジスタＣＳ Ａ Ｒｓ ３は制御記憶装置から読み
出された制御データを保持する制御記憶データレジスタ
、４はネクストアドレスの指示を外部からの信号による
か、マイクロプログラム制御装置内で決定するかを選択
する選択手段、５は、マイクロプログラム制御装置外か
らの特別情報（本件説明例では羽種）とその情報のいず
れを参照するかを定めるための制御記憶分岐アドレス制
御部からの５ビツト幅の参照信号３組とから分岐アドレ
スを定める信号を発生する分岐論理回路である。
今、この論理回路の動作を、特別状態の数Ａｎが２４〈
ムｎ（２’（例えば２９）、分岐数が２の場合について
説明すると第２図のようになる。入カフは制御記憶装置
の分岐アドレス制御部からの５ビツト幅の参照信号、８
の特別状態入力ＡＯ２〜Ａ３１はマイクロプログラム制
御装置外からの信号であシ、この両信号を処理して得ら
れる出力１１が分岐アドレス信号となる。
ムｎ（２’（例えば２９）、分岐数が２の場合について
説明すると第２図のようになる。入カフは制御記憶装置
の分岐アドレス制御部からの５ビツト幅の参照信号、８
の特別状態入力ＡＯ２〜Ａ３１はマイクロプログラム制
御装置外からの信号であシ、この両信号を処理して得ら
れる出力１１が分岐アドレス信号となる。
これら両入力と出力との関係は第１表の如くな第
１ 表 更に、特別状態の数がＡｎの他にＢｎ、Ｃｎと３倍あっ
て、分岐の数を８にしたい場合には、分岐アドレス制御
部から参照信号は、５ビット幅３組が入力となる。第３
図祉これを図示したものであり、第２表は、これら入力
と出方との関係を示し九ものである。
１ 表 更に、特別状態の数がＡｎの他にＢｎ、Ｃｎと３倍あっ
て、分岐の数を８にしたい場合には、分岐アドレス制御
部から参照信号は、５ビット幅３組が入力となる。第３
図祉これを図示したものであり、第２表は、これら入力
と出方との関係を示し九ものである。
第 ２ 表
グループＡ 入力 ｏｏｉｏ。
グループＢ 入力 ０１００Ｇ
グループＣ入力 ０１１００
この他、制御記憶装置のネクストアドレス部からは、前
に読み出されたアドレスから固定的に定まっているアド
レスを指示するための８ビツト幅の信号９が４の選択手
段へ送られている・。
に読み出されたアドレスから固定的に定まっているアド
レスを指示するための８ビツト幅の信号９が４の選択手
段へ送られている・。
第４図は、本発明の一実施例を示すブロック図である。
第１図と基本的に異なる点は、１０制御記憶装置から分
岐アドレス制御部の５ｘ３＝１５ビツトとネクストアド
レス部の８ビツトとの計おビットの幅が除かれて７７ビ
ツトの幅になっていること、その代シに、幅がおビット
で、奥行が制御記憶装置の約１割、すなわち約２００の
分岐アドレス記憶装置１５とそのアドレスレジスタ１４
が設ケラしたこと、もう一つは、ネクストアドレス部８
ビットの機能を代行するための、第１のアドレスレジス
タの内容に、予め定められた固定値（図中では１例とし
て＋１を示しである）を加算する手段１３が設けられた
ことである。
岐アドレス制御部の５ｘ３＝１５ビツトとネクストアド
レス部の８ビツトとの計おビットの幅が除かれて７７ビ
ツトの幅になっていること、その代シに、幅がおビット
で、奥行が制御記憶装置の約１割、すなわち約２００の
分岐アドレス記憶装置１５とそのアドレスレジスタ１４
が設ケラしたこと、もう一つは、ネクストアドレス部８
ビットの機能を代行するための、第１のアドレスレジス
タの内容に、予め定められた固定値（図中では１例とし
て＋１を示しである）を加算する手段１３が設けられた
ことである。
分岐論理回路５は、第１図の分岐論理回路と同じく、分
岐数８の場合が示されている。
岐数８の場合が示されている。
本発明の分岐アドレス制御系の動作は、３０制御記憶デ
ータレジスタからデコーダを経て被制御回路へ送られる
信号の一部を１４の分岐アドレス記憶装置アドレスレジ
スタへ送シ、分岐アドレス記憶共［ｆｌｉ１５をアドレ
スする。ここで、分岐アドレス記憶アドレスレジスタへ
送られる信号の取シ出しは、被制御回路へ送り出される
信号の取シ出しと共用している部分と、同じく被制御回
路へ送られるデコーダ出力の一部とからなっているので
、これらの信号のために一定の゛ピット幅の記憶回路を
別個に設ける必ｌ！杜ない。分岐アドレス記憶からの信
号のうち１５ビツト幅の参照信号７は、５の分岐論理回
路へ送られ、制御記憶装置のアドレス指定に必要な基本
ビット数である８ビツトの幅の信号９は４の選択手段に
直接送られる。５の分岐論理回路は、マイクープ冒グフ
ム制御装置外からの特別状態を示す信号８と分岐記憶装
置１５からの１５ビツトの参照信号７によって３ビツト
の分岐アトせて１１ビツトのアドレス指示信号となシ、
制御記憶の奥行２０４８のいずれのアドレスをも指示す
ることが可能となる。次に選択手段４には、外部論理回
路からのアドレス指示信号６が入力されている。更に、
選択手段４には、制御記憶アドレスレジスタ２の内容に
、加算器１３で予め定められ九固定値（図中には一例と
して＋１が示されている）だけ加算された信号が加えら
れている。
ータレジスタからデコーダを経て被制御回路へ送られる
信号の一部を１４の分岐アドレス記憶装置アドレスレジ
スタへ送シ、分岐アドレス記憶共［ｆｌｉ１５をアドレ
スする。ここで、分岐アドレス記憶アドレスレジスタへ
送られる信号の取シ出しは、被制御回路へ送り出される
信号の取シ出しと共用している部分と、同じく被制御回
路へ送られるデコーダ出力の一部とからなっているので
、これらの信号のために一定の゛ピット幅の記憶回路を
別個に設ける必ｌ！杜ない。分岐アドレス記憶からの信
号のうち１５ビツト幅の参照信号７は、５の分岐論理回
路へ送られ、制御記憶装置のアドレス指定に必要な基本
ビット数である８ビツトの幅の信号９は４の選択手段に
直接送られる。５の分岐論理回路は、マイクープ冒グフ
ム制御装置外からの特別状態を示す信号８と分岐記憶装
置１５からの１５ビツトの参照信号７によって３ビツト
の分岐アトせて１１ビツトのアドレス指示信号となシ、
制御記憶の奥行２０４８のいずれのアドレスをも指示す
ることが可能となる。次に選択手段４には、外部論理回
路からのアドレス指示信号６が入力されている。更に、
選択手段４には、制御記憶アドレスレジスタ２の内容に
、加算器１３で予め定められ九固定値（図中には一例と
して＋１が示されている）だけ加算された信号が加えら
れている。
このように各種のアドレス信号を受けた選択手段４は、
これらのいずれかを選択して制御記憶アドレスレジスタ
２へ送る。その選択の順序は、先ず、外部論理回路から
の選択信号１０によって、外部論理回路からのアドレス
指示信号６か、マイクロプログラム制御装置内で決定さ
れた信号（図中信号９．１１および加算器１３からの信
号）かを選択する・そして、選択手段４がマイクロプロ
グラム制御装置内で決定された信号を選択した場合には
、分岐論理回路５からの切替制御信号１６によって、信
号９と１１のグループか加算器からの信号かを選択して
制御記憶アドレスレジスタ２へ送る。
これらのいずれかを選択して制御記憶アドレスレジスタ
２へ送る。その選択の順序は、先ず、外部論理回路から
の選択信号１０によって、外部論理回路からのアドレス
指示信号６か、マイクロプログラム制御装置内で決定さ
れた信号（図中信号９．１１および加算器１３からの信
号）かを選択する・そして、選択手段４がマイクロプロ
グラム制御装置内で決定された信号を選択した場合には
、分岐論理回路５からの切替制御信号１６によって、信
号９と１１のグループか加算器からの信号かを選択して
制御記憶アドレスレジスタ２へ送る。
第１図は、従来のマイク胃プｐグラム制御装置の構成を
示すブロック図。 第２図は、１ビツトの分岐論理回路の動作を示す図。 第３図は、３ビツトの分岐論理回路の動作を示す図。 第４図は、本発明によるマイクロプログラム制御装置の
一実施例の構成を示す図。 １：制御記憶装置、２：制御記憶アドレスレジスタ、３
２制御記憶データレジスタ、４：選択手段、５１５’：
分岐論理回路、６：外部からのアドレス指示信号、７１
７：参照信号、８１８’：特別状態を示す信号、９ニア
ドレス指定基本信号、１０：選択信号、１１，１１：分
岐アドレス信号、１２：選択されたアドレス指示信号、
１３：加算器、１４：分岐アドレス記憶レジスタ、１５
：分岐アドレス記憶装置、１６：切替制御信号 揮倒＃ピ路へ ！Ｆ ２ 面 １３ＴＩＭ Ｘか 第４回
示すブロック図。 第２図は、１ビツトの分岐論理回路の動作を示す図。 第３図は、３ビツトの分岐論理回路の動作を示す図。 第４図は、本発明によるマイクロプログラム制御装置の
一実施例の構成を示す図。 １：制御記憶装置、２：制御記憶アドレスレジスタ、３
２制御記憶データレジスタ、４：選択手段、５１５’：
分岐論理回路、６：外部からのアドレス指示信号、７１
７：参照信号、８１８’：特別状態を示す信号、９ニア
ドレス指定基本信号、１０：選択信号、１１，１１：分
岐アドレス信号、１２：選択されたアドレス指示信号、
１３：加算器、１４：分岐アドレス記憶レジスタ、１５
：分岐アドレス記憶装置、１６：切替制御信号 揮倒＃ピ路へ ！Ｆ ２ 面 １３ＴＩＭ Ｘか 第４回
Claims (1)
- マイクロプログラム制御データを格納する制御記憶装置
を具備し、与えられた機械語命令に従って、上記制御記
憶装置を７アクセスし、制御記憶装置から読み出された
マイクロ命令を実行することによって、上記与えられた
機械語命令を実行するマイクロブ關グラム制御によるデ
ータ処理システムにおいて、上記制御記憶装置と、該制
御記憶装置のアドレスを保持する第１のアドレスレジス
タと、該制御記憶装置から読み出されたマイクロ命令を
保持するデータレジスタと、分岐アドレス制御データを
格納する分岐アドレス記憶装置と、上記制御記憶装置か
ら読み出された指示によシ、上記分岐アドレス記憶装置
のアドレスを保持する第２のアドレスレジスタと、上記
第１のアドレスレジスタの内容にあらかじめ定められた
固定値を加算する加算手段と、該加算手段の出力、上記
分岐アドレス記憶装置の出力および外部からのナトレス
指定のうちから、第１のアドレスレジスタに保持される
アドレスを選択するための選”担手段と、上記分岐アド
レス記憶装置の出力及び外部からの信号により上記選択
手段を制御する分岐決定手段とを有するマイクロプログ
ラム制御装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10402281A JPS585844A (ja) | 1981-07-03 | 1981-07-03 | 分岐アドレス記憶を有するマイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10402281A JPS585844A (ja) | 1981-07-03 | 1981-07-03 | 分岐アドレス記憶を有するマイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS585844A true JPS585844A (ja) | 1983-01-13 |
Family
ID=14369627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10402281A Pending JPS585844A (ja) | 1981-07-03 | 1981-07-03 | 分岐アドレス記憶を有するマイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585844A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59205640A (ja) * | 1983-05-09 | 1984-11-21 | Sharp Corp | プログラマブル・コントローラのデータリンク方法 |
| JPH01271838A (ja) * | 1988-04-22 | 1989-10-30 | Fujitsu Ltd | マイクロプログラム分岐方法 |
| US5013900A (en) * | 1982-12-28 | 1991-05-07 | Gao Gesellschaft Fur Automation Und Organisation Mbh | Identification card with integrated circuit |
-
1981
- 1981-07-03 JP JP10402281A patent/JPS585844A/ja active Pending
Cited By (4)
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