JPS5856455A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPS5856455A
JPS5856455A JP56155127A JP15512781A JPS5856455A JP S5856455 A JPS5856455 A JP S5856455A JP 56155127 A JP56155127 A JP 56155127A JP 15512781 A JP15512781 A JP 15512781A JP S5856455 A JPS5856455 A JP S5856455A
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insulating layer
layer
semiconductor
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Sunao Shibata
直 柴田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置およびその製造方法に係り、特に素
子が多層に集積された半導体装置の層間の配線技術に関
するものである。
近年、半導体集積回路に於ける集積度の向上はめざまし
く、特に１微細加工技術の著しい進歩によって、−乎面
内では最少寸法が１μｍ程度の素子や配線が容易に形成
される様になっている。最近では、さらに集積度を１け
る為〜車力る一平面への集積ではなく、素子を集積形成
した半導体層を多層に積み上げた、いわゆる三次元ＩＣ
の開発が盛んになって来ている。この様な３次元ＩＣに
於ける基本的な問題の一つに、層間の信号の授受がある
。つまりある層内で処理された信号を他の層に伝える配
線の形成には、多くの問題があった。
第１図によって従来例の問題点を簡単に説明する。第１
図は多層に積層されたＩＣに於ける２つの層間の配線を
例として簡単化した断面図で示したもあである。即ち、
第１番目の半導体層１１に含まれるＭＯＳ　）ランジス
タのド“レイン１２と第ｎ＋１番目の半導体層１ｓに含
まれるＭＯＳ　）ランジスタのソース１４とを電気的に
接続する場合を示している。ここで例えばドレイン１２
には、第ｎ番目の半導体層１１内で処理されたデータが
ｒ−ト１Ｂによシ選択されて出力され、そのデータが眉
間絶縁層１６を介してその上部に形成された第ｎ　＋　
１番目の半導体層１３内に出来たＭＯＳ　）ランジスタ
のソース１４に、導体１１によって伝えられ、さらｋそ
の信号は？−）ＪＪＩで選択されて、この半導体層１３
内の回路にとシ込まれ信号処理される。
さて、この様な層間配線の形成には、第ｎ番目の半導体
層１１への素子の集積形成を完了した後、例えば５ｔｏ
２等の層間絶縁層１６をその上Ｋｔけ、それにスルーホ
ールを形成する。これに導体１１として例えば不純物を
ドープしたぼりシリコン等を充填し、次にその上に！ｌ
Ｅｎ＋１番目の半導体層１３が形成され、これＫＭＯ８
）ランジスタなどがつくや込まれる。この場合、図に示
したように１ソース１４と導体１１をつなぐには、深い
拡散層１９等を°用いている。
この様な従来の構造では先ず細いスルーポールを歩留り
よく形成することが困難であり、又、出来たスルーホー
ルに導電性材料をうまく充填することが極めて困難であ
った。これは例えば第ｎ＋１番目の半導体層１３をレー
デ・アニール等を用いて結晶化するに際し、そのレーザ
照射にする熱が下の半導体層１１内の素子に悪影響を与
えるのを防ぐ為、絶縁層１６を相当厚く（１〜５　ｐｍ
　）する必要がある為、特に問題となった。更にレーデ
・アニールによるｔＪｃｎ　＋　１番目の半導体層１３
の再結晶化工程に於いてスルーホール内の導体７が変質
したり、又この導体１１が上の半導体層１３と不必要な
反応を起こしたりするのを紡ぐ為、この導体１７の材料
の選択には自ずと制限があった。即ち、耐熱性でかつシ
リコンなどと反応が進まない、ポリシリコシや高融点金
属のシリサイド等に限られることが多かった。これらの
問題は３次元ＩＣの製造歩留シを低下させるばかシかそ
の機能拡大に吃大きな妨げとなっていた。
本発明は、上記の如き従来、の問題を解決した半導体装
置およびその製造方法を提供するものである。
本発明に係る半導体装置は、素子が集積形成された複数
の半導体層が互いに絶縁層で分離されて積層されたもの
でらって、この積層された半導体層の２層以上にまたが
る傾斜面を有し、この傾斜面上に絶縁層を介して各層間
の信号授受を行う配線を設けたことを特徴としている。
このような構造であれば、傾斜面上の絶縁層は薄くてよ
いから、この絶縁層のコンタクトホール開口は簡皐であ
シ、層間＊貌の配線を歩留シよ〈形成することができる
。またこの傾斜面上の配線形成は全ての半導体層を積層
形成した後、最後に行えばよいので、その材料が特に制
限されないという利点をもつ。
また本発明の方法は、上述の如き傾斜面上に配線を形成
するだめの露光工程において、上記傾斜面が光軸に直交
するようにウェハを傾斜させた状態で露光を行うことを
特徴とする。この方法によれば、多くの傾斜面に対して
一括露光をすることはできないが、ウェハを平行移動さ
せて順次各傾斜面について露光することは容易であり、
これにより傾斜面上に対してもウェハ主面におけると同
様に高精度の配線ノリーンを形成することができる。
以下本発明の一実施例を第２図の断面図を用いて説明す
る。第２図は、第１図と同様の状況で本発明による配線
がいかに行われるかを示しており、第１図と対応する部
分には第１図と同一符号を付しである。第１図と異なり
、第ｎ番目の半導体層１１、第ｎ＋１番目の半導体層１
３及びその間の絶縁層１６にまたがって、各半導体層の
主面に対してθ（θ〈９０°）の角度を持つ傾斜面２１
が形成されている。そしてその傾斜面２１上Ｋ例えば５
ｉ０２等の絶縁層２２が設けられ、それにコンタクトホ
ールを開口して例えばＡｔ配線２３が形成されている。
このＡｔ配線２３は第ｎ番目の半導体層１１内のＭＯＳ
　）ランジスタのドレイン１２と第ｎ＋１番目の半導体
層１３内のＭＯＳ　）ランジスタのソース１４を電気的
に接続している。
この様な構造では、機能的には第１図の従来例と同であ
るが、絶縁層２２は層間絶縁層１６の様に厚くする必要
はなく、コンタクトホール開口は極めて容易であり、又
配線パタンの形成も従来平面内で行っていたのと同じ方
法が用いられ極めて簡血で且つ歩留りよく行える。さら
にこのｈｔ配線形成は、すべての半導体層を積層形成し
た後に行えばよいので、各半導体層の結晶化のためのア
ニール等の影響を受けず、材料の選択に制限を受けるこ
とは無く、極めて便利である。
第３図は上述の如き傾斜面をチップ側面に形成した実施
例を概念的に示す斜視図である。図は例えば単結晶シリ
コ／ウニ／Ｓ３１上に２層以上の半導体層が積層された
３次元ＩＣのチップ３２Ｃ３２ｔ−３２露　、−）が同
時に形成された状態を示している。各チップは全く、同
じＩＣであり、いわゆるスクライブ・ライン３３によっ
て分離されている０本実施例ではこのスクライブライン
３３に沿った各チツｆｓｚの側面が主面に対して傾斜し
た傾斜面３４となっており、ここＫ　ＡＡ配線３５が形
成されている。又各チップの対応する側面Ｋｔｉすべて
同様のバタンか形成されている。
この様にすれば、これまでは、全く使用されなかったチ
ップの側面を配線に用いている為、層間配線の為に余分
の面積を使う必要もなくなりチップの集積度を上げるう
えで極めて有利と々る。又後に説明する様な方法によっ
て大量生産も容易であるなど大きな特徴をもっている。
尚第３図で示した配線パタンは説明用に簡略化したもの
であシ、実際は更に複雑な微細配線が形成可能であり、
これ罠よって３次元ＩＣの機能を飛躍的に向上させるこ
とが可能である。
特にこの様な構造は、各層内でそれぞれまとまった情報
処理が行われる様な場合、例えば第１層はＲＡＭであわ
、第２層はマイクロ・プロセッサーであ夛、第３層はＲ
ＯＭでＴｏＪ）、といった如ぐ、それぞれの層で信号処
理された情報が周辺よ抄出される場合には極めて有効で
ある。
又、各層への電源の供給などにこの様な傾斜面上の配線
を用いてもよい。更にこの様な傾斜面に１各層で発生す
る熱を放散させる如（、熱導伝率の大きな材料やあるい
けそれらで形成された放熱板醇を設けることなども可能
である。更に又、配線は必ずしも全チップの対応する傾
斜面で同じにする必要はなく、たとえばこのパタンをか
えることにより各チップの機能をそれぞれかえることも
可能である。又、出来上った配線を一部肇更するととく
よシ、いわゆる冗長度の機能を加えてもよい。即ち、各
層のＩＣ内につくり込まれた素子のうち不良のものと同
−ＩＣ内に予備的に設けられた代替用の素子との交換を
この外部の傾斜面上での配線ノタンをかえることで置き
かえることにより、製造歩留を非常に改善することが出
来る。又、この様な斜面上に外部との信号のやシとシを
行う、デンディング２ぐラドを設けてもよい。
第４図は他の実施例を示す断面図である。即ち、第３図
と同様、ウェハ４１のスクライブライン４２に沿ってチ
ップ周辺の傾斜面４３上に人を配線４４を形成すると同
時に、本実施例はチップ内の必要箇所に傾斜面４５を設
けて、ここにも紅配線４６を形成している。図で、斜線
部４７は１能動素子の形成された半導体層を示す。
なお第４図では相対する傾斜面が同じ角度で形成されて
いるが、これらの角度がそれぞれ異ってもよい。例えば
配線の必要のない面はθ；９０゜即ち、垂直の側面とし
てもよく、こうすれば配線領域のしめる面積の割合が減
少して集積度が向上する。又、このようなチップ内の配
線領域は、チップ上面からみ九場合、たとえばスクライ
ブラインの如く、細い溝状に設けられていてもよく、又
、穴状のものであってもよいことは言うまでもない。
第５図は、本発明の半導体装置の製造方法の一例を説明
するためのもので、ウェハ５１の主面に対して角度０を
もって形成された傾斜面５２に対していかに、配線Δタ
ーンを形成するかを示したものである。即ち、ウェハ５
１を０だけ傾けることにより、従来の縮小投撮露光の光
軸に対して傾斜面５２を直交させてノ豐ターン転写を可
能としたものである。−傾斜面の露光転写を完了したら
ウェハ５１をθ傾けた状態で平行移動するととＫより、
他の同様の傾斜面にすべて同じ／４ターンを転写するこ
とが出来る。
この場合、θ≦４５°であれば、図に示した様に１隣り
のチップの一部が転写の妨げとなるのを防ぐことが出来
る。この様にウェハを傾けて平行移動する方式は、光学
転写だけでなく、例えば電子ビーム直接描画と組合せて
もよい。この場合は作動距離（Ｗｏｒｋｉｎｇｌｉｓｔ
ａｌｌ＋ｌＩ　）をかえないで、従来の装置にウェハを
傾けて平行移動出来るステージを装着するだけで露光が
可能となる。
又、光、電子ビームいずれの場合も各、傾斜面に対して
反射光、反射素子あるいは２次素子等を検出して露光す
べき傾斜面の角度を検出し、光軸に対して自動的に直交
面を出す如く、露光装置を構成することも可能である。
又、これらの装置にマスク会せ機能を持たせるととも、
もちろん可能である。
第６図は、ウェハ６１に対しＸ線を用いて一括露光する
一方法を示したものである。図の様に、主面に対しＸ＠
露光マスク６３を平行に置きこれに垂直にＸ線を照射す
ればＸ線の焦点深度が数μｍと深い為、傾斜面６２上に
も微細ノターンの配線を形成することが可能である。こ
の第６図に示した方法は必ずしもＸ線で表くてもよく、
ノ譬ターン精度、斜面の角度等に応じた波長の紫外線を
用いてもよい。
以上の様に本発明は３次元ＩＣ実現に極めて有効な、配
線方式と、その製造方法を提供する本のである。
なお、以上の実施例では、配線は、ＡｔＯ場合を説明し
たが他の導体あるいは多結晶シ１ノコン等の半導体でお
ってもよい。又１傾斜面上の絶縁層は、熱酸化膜、ＣＶ
Ｄ法による膜などいかなるものでもよく、かつ２層以上
で亀よい。
【図面の簡単な説明】
第１図は従来の３次元ＩＣの層間配線の様子を示す断面
図、第２図は本発明の一実施例での層間配線の様子を示
す断面図、第３図は傾斜面をチップ側面に形成した実施
例の斜視図、第４図はチップ内に４傾斜面を形成した実
施例の断面図、ＷｃＳ図は本発明の露光方法の一例を示
す図、第６図は他の露光方法を示す図である。 １１．１３・・・半導体層、１６一層間絶縁層、２１・
−傾斜面、２２−絶縁層、１７−ＡＡ配線、３１．４１
．５１．６１−・ウェハ、３４．４虚。 ４！；、５２．６２−一傾斜面。

Claims (3)

    【特許請求の範囲】
  1. （１）素子が集積形成された複数の半導体層が互いに絶
    縁層で分離されて積層されてなる半導体装置において、
    前記積層された半導体層の２層板上Ｋｔたかる傾斜面を
    有し、この傾斜面上に絶縁層を介して各層間の信号授受
    を行う配線を設けたことを特徴とする半導体装置。
  2. （２）　　傾斜面は半導体チップの側面に形成されてい
    る特許請求の範囲第１項記載の半導体装置。
  3. （３）素子が集積形成された複数の半導体層が互いに絶
    縁層で分離されて積層されてなる半導体装置であって、
    前記積層された半導体層の２層以上にまたがる傾斜面を
    有しとの傾斜面上に絶縁層を介して各層間の信号伝達を
    行う配線を設けたものを製造する方法において、前記傾
    斜面に選択的に配線を形成するための露光に際し、前記
    傾斜面が光軸に直交するようにウェハを傾斜させた状態
    で露光することを特徴とする半導体装置の製造方法。
JP56155127A 1981-09-30 1981-09-30 半導体装置およびその製造方法 Pending JPS5856455A (ja)

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EP82109010A EP0075945B1 (en) 1981-09-30 1982-09-29 Stacked semiconductor device and method for manufacturing the device
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Cited By (3)

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Publication number Priority date Publication date Assignee Title
JPS5895862A (ja) * 1981-11-30 1983-06-07 Mitsubishi Electric Corp 積層構造半導体装置
JPS6118164A (ja) * 1984-07-04 1986-01-27 Mitsubishi Electric Corp 半導体装置
JPS62203359A (ja) * 1986-03-03 1987-09-08 Mitsubishi Electric Corp 積層型半導体装置およびその製造方法

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* Cited by examiner, † Cited by third party
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JPS5895862A (ja) * 1981-11-30 1983-06-07 Mitsubishi Electric Corp 積層構造半導体装置
JPS6118164A (ja) * 1984-07-04 1986-01-27 Mitsubishi Electric Corp 半導体装置
JPS62203359A (ja) * 1986-03-03 1987-09-08 Mitsubishi Electric Corp 積層型半導体装置およびその製造方法

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