KR100300900B1 - 고밀도 집적 회로 패키지 - Google Patents

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호워드 엘 칼터
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포만 제프리 엘
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Abstract

본 발명의 집적 회로 패키지는 자기 정렬 방식으로 칩을 캐리어상에 위치 시킬 수 있도록(self-aligned positioning) 역으로 들어맞는 하부 표면 토폴로지(topography)를 갖는 각각의 반도체 회로 칩을 지지하기 위한 돌출부(projection) 또는 리세스(recess)의 표면 토폴로지를 갖는 캐리어를 제공한다.

Description

고밀도 집적 회로 패키지{VERY DENSE INTEGRATED CIRCUIT PACKAGE}
본 발명은 집적 회로 패키지의 구성에 관한 것이다.
반도체 프로세스 기술이 발전함에 따라, 개별적인 집적 회로 칩의 스케일이 계속해서 감소하며, 단일의 집적 회로 칩내에 점점 더 많은 양의 기능성을 구현하는 것이 가능해지고 있다. 예를 들면, 1984년에는 동일한 크기의 16개의 1MBIT DRAM(Dynamic Random Access Memory)의 경우 필요한 전체 칩 영역은 800mm2이었으나, 1990년에는 동일한 기능을 구비한 단일의 16MIT 설계를 하는데 단지 110mm2의 칩 영역만이 필요하다. 따라서, 비록 개별적인 칩의 크기는 대략 50% 정도 증가되었지만, 칩 영역의 총 크기는 1/8 만큼 감소되었다. 따라서, 집적 회로 칩이 점점 더 많은 기능성을 구비하는 것이 필요해짐에 따라 칩의 크기는 꾸준히 증가해 왔다.
그러나, 칩의 최대 크기를 계속해서 증가시키는 데에는 현실적인 문제점들이 있다. 첫 번째 문제점은 현재의 제조 장비의 물리적인 한계에 관한 것이다. 예를 들면, 마스크를 통해 반도체 기판상에 고해상도의 패턴을 노광(exposure)시키는데 일반적으로 사용되는 현재 기술 수준의 리소그래피(lithography) 장비의 제작 기술상 칩의 크기는 리소그래피 장비의 리소그래피 노광 필드의 크기로 사실상 제한된다. 1990년대 중반의 기술 수준에서의 리소그래피 장비의 직접적인 노광 필드의 크기는 일반적으로 직경이 25mm 정도이며, 대략 324mm2(18mm x 18mm)가 노광되는 사각형의 칩 설계가 가능하다. 개발중인 DRAM 칩의 대부분은 직사각형으로 설계되며, 20mm x 10mm 또는 그 이상의 크기를 갖는 추세이다. 리소그래피 장비의 리소그래피 노광 필드보다 큰 마스크는 함께 스티치(stitch)되어 리소그래피 장비의 리소그래피 노광 필드의 크기를 효율적으로 증가시키는 복수의 더 작은 마스크들로 분할될 수 있지만, 이러한 "스티칭"은 바람직하지 못한 부정확성을 초래하여 반도체 기판상에서 공간을 차지해 버린다. 노광 필드/스티칭 문제에 대한 해결 방법은 보다 큰 노광 필드, 그에 따라, 마스크들을 스티치하지 않고도 보다 큰 칩을 제조할 수 있는 제조 장비를 개발하는 것이다. 그러나, 이러한 해결 방법은 연구 및 개발에 많은 금전적인 투자가 필요하다.
또한, 다수의 칩을 생성하여 실용적으로 보다 큰 칩을 제조하는 웨이퍼를 위해서는 반도체 웨이퍼의 크기가 더 커져야 하며, 그로 인해 새로운 크리스탈 풀링(crystal pulling) 장비, 웨이퍼 프로세스 및 조작 장비의 개발에 실질적으로 더 많은 투자가 필요하다.
다른 문제점은 칩 크기가 증가함에 따라 웨이퍼의 양품율(wafer yield)이 일반적으로 감소한다는 것이다. 도 1은 서로 다른 제조 칩의 양품율을 칩 에지의 치수(사각형의 칩)의 함수로서 도시하고 있다. 칩의 영역이 증가함에 따라 실질적인 칩의 양품율은 거의 선형적으로 감소함을 알 수 있다. 각각의 곡선들은 설계의 복잡도가 서로 다른 칩에 대한 것이며, 3개의 예시적인 곡선 중 제일 위의 곡선은 가장 간단하게, 제일 아래의 곡선은 가장 복잡하게 설계된 칩에 대한 곡선이다. 동일한 품질의 반도체의 경우 칩의 크기가 증가함에 따라 양품율이 감소하는 것은, 보다 큰 칩에 존재하는 결점으로 인한 낭비는 보다 작은 칩 웨이퍼의 결점으로 인한 영역의 낭비보다 전체적으로 더 큰 낭비를 초래하기 때문이다. 칩의 크기가 증가함에 따라, 양품율의 저하에 기인하는 제조 비용은 크게 상승한다.
통상적인 다중 칩 모듈(multi-chip module; MCM)들은 복수의 소형 칩들을 보다 큰 패키지로 조합함으로써, 대형의 칩들을 제조하는 것과 관련된 문제점들을 해결하고 있다. 예를 들면, IBM에 양도된 미국 특허 출원 제 4,489,364 호에는 솔더 볼(solder ball)들로 칩의 어레이를 지지하는 세라믹 칩 캐리어(ceramic chip carrier)가 개시되어 있다. 그러나, 이러한 MCM들은 그들의 다층형 세라믹 특성 때문에, 그리고 조합된 칩 세트의 총 면적의 합보다 훨씬 큰 영역이 필요하기 때문에 가격이 매우 비싸다.
다른 유사한 방식은 제너럴 일렉트릭사(General Electric Company)에 의해 제안되어, 1991년 IEEE지의 "A 36Chip Multiprocessor Multichip Module made with the General Electric High Density Interconnect Technology" 문헌에 전반적으로 기술되어 있는 고밀도 상호 접속(High Density Interconnect; HDI) 구조를 포함한다. 그러나, HDI 기법은 칩의 위치에 대한 정확도가 떨어지며, 칩과 칩(chip-to-chip)을 접속시키는 고정 마스크를 이용할 수 없고, 그로 인해 각각의 칩들을 상호 접속하는 프로세스에 매우 많은 시간과 비용이 소모된다.
그러므로, 복수의 반도체 다이 유닛(die unit)을 서로 가까이에 조합하는 새로운 집적화 방안이 필요하다.
본 발명의 목적은 자기 정렬 방식으로 조립된 회로 칩 및 캐리어를 구비한 고밀도 집적 회로 패키지를 제공하는 것이다.
본 발명의 다른 목적은 칩을 캐리어상에 보다 정밀하게 위치시키고, 캐리어상에서 칩과 칩을 보다 밀집하게 배치하는 집적 회로 패키지를 제공하는 것이다.
본 발명의 여러 가지 목적들은, 일실시예에서, 적어도 하나의 집적 회로 칩 및 캐리어 기판의 조립체로서 제공되는 집적 회로 패키지에 의해 달성되며, 여기에서 기판 및 회로 칩은 자기 정렬 방식으로 서로 들어맞는 표면 토폴로지를 갖는다. 이것은 회로 칩의 하부 표면에 제공된 표면 함몰부의 경사 측면 에지(a beveled side edge)와 들어맞는 경사 측벽(sloping sidewall)을 갖는 표면 돌출부를 캐리어 기판상에 제공함으로써 이루어지며, 여기서 칩은 캐리어 기판 돌출부상에 위치되어 고정된다.
캐리어 기판과 회로 칩 사이에 제공되는 기계적인 상호 결합(interlock)을 향상시키기 위해, 나란히 놓인 경사면들의 각(juxtaposed sloping faces angles)은 동일한 경사각으로 만들어지는 것이 바람직하다. 이것은 바람직하게 캐리어 기판 및 칩 집적 회로 물질에서 사용된 유사한 반도체 벌크(bulk) 물질에서, 원하는 돌출부 및 리세스 표면 프로파일(profile)을 갖도록 결정학적 이방성 지향 에칭(crystallographically anisotropic orientational etching)을 수행함으로써 달성된다. 더욱이, 나란히 놓인 경사면들이 부합적으로 나란히 위치하도록 하고 표면 함몰부의 평탄부와 기판 돌출부가 서로 정확하게 들어맞도록 하기 위해 칩에형성된 표면 함몰부의 깊이 및 캐리어 기판상에 형성된 돌출부의 높이는 동일한 값으로 형성되는 것이 바람직하다.
각각의 칩을 캐리어 기판상에 정렬하는 것은 즉, 회로 칩의 하부면에 제공된 트렌치(trench) 또는 4면 웰(well)내에 기판의 돌출부가 각각 삽입될 때, 2개 또는 4개의 쌍의 나란히 놓인 경사면들이 들어맞는 것이 바람직하다. 기판상의 복수의 분리된 돌출부들을 이용하여 캐리어 기판상에 하나 이상의 회로 칩이 위치한 곳에서는, 인접한(이웃한) 칩들의 에지 사이에 빈 간격을 제공하여 칩들을 물리적으로 서로 분리시키는 것이 바람직하며, 이러한 간격들은 유동 상태의 물질로 쉽게 채워지며, 간격을 채운 후, 이 물질은 금속화 공정과 관련되어 발생되는 열을 견딜 수 있다.
본 발명의 실시예는 칩들의 사이에 기판 물질의 얇은 벽(thin wall) 또는 리지(ridge)를 남기지 않으면서 공통 캐리어 기판상에 복수의 회로 칩을 고밀도로 패키지하는 것을 가능하게 한다. 반도체 물질에 있어서 기판 물질의 얇은 리지는 비교적 깨지기 쉽기 때문에, 본 발명의 실시예는 칩과 기판을 보다 강건하고 내구성있게 조립한다.
본 발명의 제 2 실시예에서는, 기판 캐리어의 반대면에 제공된 표면 리세스의 경사진 측면 에지, 경사 측벽과 정확하게 들어맞는 편평부의 외부 표면, 편평부의 하부 표면을 각각 갖는 회로 칩상에 표면 돌출부를 대신 제공함으로써 적어도 하나의 집적 회로 칩 및 캐리어 기판의 자기 정렬 조립이 수행된다.
전술한 본 발명의 실시예에 의하면 칩 캐리어 기판상에 0.2μm 내지 0.3μm의 범위로 회로 칩을 정밀하게 배치하는 것이 가능하다. 본 발명은 가장자리의 칩과 칩 사이의 공간을 적절히 제어하여 칩들 사이에 적절한 공간을 제공한다. 예를 들면, 완성된 전자 패키지에서 근거리에서 인접한 채 유지시키고자 하는 칩들의 경우, 칩들 사이의 공간을 대략 1μm로 감소시킬 수 있으며, 반면에 다이싱 경로(dicing streets)로서 사용될 칩간 간격은 예를 들면, 100μm 이상의 폭으로 만들 수 있다.
본 발명은 칩과 칩 사이를 고밀도로 배치함으로써 칩들 사이의 신호 지연을 감소시킬 수 있다. 또한, 표준 프로세스 라인에서의 표준 하드 마스크 BEOL(back-end-of-line) 기법으로 차후의 금속화 상호 접속을 할 수 있으며, 그로 인해 지지 패키지 기판을 통해 상호 접속 수단으로서 요구되는 C4의 수는 적어도 감소된다.
또한, 본 발명의 패키지 방안은 I/O의 수를 감소시키고, 칩의 양품율을 재조정하고, 소모 전력을 감소시켜 칩의 혼합을 가능하게 하며, 이렉터 세트(erector-set) 형태의 칩을 형성할 수 있도록 한다. 예를 들면, 본 발명은 보다 작은 칩을 캐리어 기판에 배치함으로써 보다 높은 양품율을 제공한다. 또한, 다른 칩들(예를 들면, DRAM, SRAM, Logic 등등)은 최종적인 칩의 모든 소자들을 포함하는 단일의 대형 칩을 사용하려는 시도와는 상반된 것으로서, 다른 프로세스 라인들로부터의 다른 칩들과 결합하기 이전에 표준 프로세스 라인에서 공통 기판 캐리어 기판상에 최적화될 수 있다. 이 방법에서는 이러한 보다 작은 칩들을 "칩 선택기(chip selector)"로서 이용하며, 칩 선택기들을 공통 기판상에 최종적으로 배치하기 전에품질 및 기능성에 대해 독립적으로 사전에 검사할 수 있어 최종적인 칩의 양품율이 최적화된다. 또한, 본 발명은 캐리어 기판상에 칩을 서로 배치하여 대형의 칩 하이브리드(hibrid)를 가능하게 하는 혼합 및 부합된 방법을 제공한다(예를 들면, GsAs와 SOI, DRAM과 Logic 등등). 또한, 본 발명은 EDS(electrostatic discharge system) 회로를 제거하여, 소모 전력을 감소시킨다. 본 발명의 칩 및 기판 패키지는 특히 이동 통신(mobile communication) 및 영역이 큰 마이크로프로세서 칩(microprocessor chips)에 매우 적합한 것으로 생각된다.
도 1은 웨이퍼의 양품율을 직경이 125mm인 웨이퍼로부터 형성된 사각형의 칩에 대한 칩 에지 치수의 함수로서 도시한 그래프.
도 2a는 본 발명의 제 1 실시예에 따른 칩과 지지 기판의 결합을 도시한 도면이며, 도 2b는 치수를 명확히 하기 위해 도 2a에 도시된 칩 온 기판 조립체를 분리시켜 도시한 도면.
도 3a 내지 도 3c는 하부 표면에 표면 함몰부를 갖는 집적 회로 칩의 리소그래픽적으로 정의된 형성 방법을 도시한 도면.
도 4a 내지 도 4b는 집적 회로 칩을 지지하는 캐리어 기판의 상부 표면상에 리소그래픽적으로 정의된 돌출부의 형성 방법을 도시한 도면이며, 여기서 도 4a는 캐리어 기판 표면의 일부분에 대한 평면도, 도 4b는 도 4a에 도시한 투시도로부터 취해진 단면도.
도 5는 팔로우 온 금속화 프로세스 단계에서의 공통 기판 캐리어상에 위치한 칩의 집단을 도시한 도면.
도 6은 C4를 이용하여 이후의 단계에서 칩의 제거가 가능하도록 한 본 발명의 실시예를 도시한 도면.
도 7은 본 발명에 따라 조립된 하이브리드 칩 패키지의 평면도.
도 8a 내지 도 8g는 본 발명의 제 2 실시예에 따라 회로 칩을 캐리어와 조립하는 프로세스 단계들의 방안을 도시한 도면.
도 9는 도 8a 내지 도 8g의 실시예에 대한 변형예를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
200 : 칩 온 기판 조립체 201a, 201b : 집적 회로 칩
202, 400, 502, 702, 808 : 캐리어 기판 203a, 203b : 함몰부
205a, 205b : 돌출부 207a : 제 1 경사 측벽
207b : 제 2 경사 측벽 208 : 기판 베이스
209 : 돌출부 편평부 212 : 간격
301 : 기판 물질 302 : 능동 표면
303 : 수동 표면 304a, 304b, 304c : 능동 영역
305a, 305b, 305c : 집적 회로 소자 307 : 보호층
308 : 마스크층 310 : 트렌치
309a, 309b, 309c : 노광 표면 영역 700 : 집적 회로 패키지
800 : 웨이퍼 기판
본 발명의 전술한 내용 및 그 밖의 다른 목적, 양상 및 이점들은 도면을 참조하여 이하 기술될 상세한 설명으로부터 보다 명확히 이해할 수 있을 것이다.
도 2a를 참조하면, 본 발명의 칩 온 기판 조립체(200)가 도시되어 있으며, 집적 회로 칩(201a, 201b)은 칩(201a, 201b)의 하부면(204a, 204b)상의 표면 함몰부(203a, 203b)를 캐리어 기판(202)의 상부 표면(206)으로부터 확장되어 있는 대응하는 돌출부(205a, 205b)와 서로 맞도록 함으로써 캐리어 기판(202)상에 위치한다. 예시를 목적으로 비록 기판상에는 2개의 칩이 위치하고 있는 것으로 도시하였지만, 본 발명은 하나의 기판상에 단일의 칩 또는 복수의 칩을 위치시키는 것을 포함한다는 것을 이해할 수 있을 것이다. 칩의 함몰부(203a, 203b)는 2벽형 트렌치(two-walled trench) 또는 4면형 웰(four-sided well) 구성으로 될 수 있으며, 여기서 캐리어 기판의 돌출부들(205a, 205b)은 각각 융기된 리지(upraised ridge) 또는 메사형 구조(mesa-like structure)의 대응하는 구성을 가질 것이다.
도 2b에 도시된 바와 같이, 그리고 간략성을 위해 칩(201b) 및 돌출부(205b)를 참조하면, 각각의 돌출부(205b)는 제 1 경사 측벽(207a)이 편평한 기판 베이스(planar substrate base)(208)와 접하고 있는 곳으로부터 돌출부의 편평부(projection flat)(209)를 통해 제 2 경사 측벽(207b)이 다시 편평한 기판 베이스(208)와 접하고 있는 곳까지 걸쳐 측방향 치수 "x"를 갖는다. 표면 함몰부(203b)의 외곽을 돌출부(205b)의 외곽과 부합적으로 맞도록 하기 위해, 표면 함몰부(203b)는 또한 칩 외부의 편평한 부분(210)이 함몰부(203b)의 경사진 에지(211a)와 접하고 있는 곳으로부터 리세스의 편평한 하부(212)를 통해 제 2 경사진 에지(211b)가 칩의 외부 표면(210)과 다시 접하고 있는 곳까지 걸쳐 측면 길이 "x"를 갖는다. 칩 함몰부(203b)와 기판 돌출부(205b) 사이에 부합적인 정확한 접촉을 보장하기 위해, 칩 함몰부(203b)의 깊이 λ1은 실질적으로 기판 돌출부(205b)의 높이 λ2와 동일하고, 경사진 함몰부 에지(211a, 211b)의 측방향 길이 "z1"은 실질적으로 경사 측벽(207a, 207b)의 측방향 치수 "z2"의 길이와 동일할 것이며, 또한, 칩 함몰부(203b)의 경사 에지(211a, 211b)의 경사각 γ1은 실질적으로 돌출부(205b)의 경사 측벽(207a, 207b)의 경사각 γ2와 동일하다. 예시를 위해, 칩들(201a, 201b)은 자체 내에 형성된 동일한 치수의 표면 함몰부(203a, 203b)를 가지는데, 이것은 캐리어 기판 돌출부들(205a, 205b)의 치수 또한 동일하다는것을 의미한다. 비록 칩 함몰부 및 캐리어 기판 돌출부들은 대응하는 칩간에 수직적인 치수가 동일해야 하지만, 상이한 크기의 칩들 및/또는 그들의 주변 에지(peripheral edges)(예를 들면, 정사각형과 직사각형의 혼합 등)에 의해 정의되는 상이한 모양을 갖는 칩들의 조합이 공통 캐리어 기판상에 위치할 수 있다.
또한, 도 2a에서 도시되고, 도 2b의 부분도에서의 관련된 치수로 도시된 바와 같이 하나보다 많은 회로 칩(201a, 201b)이 캐리어 기판(202)상의 돌출부(205a, 205b)상에서 서로 마주 면하고 있는 경우, 측방향 치수 "y1"이 돌출부들(205a, 205b) 간의 칩의 외부 면 부분(210)의 치수인 "y2" 이상으로 유지되어 인접한 칩들(201a, 201b)의 2개의 칩의 외부 면 부분(210)이 위치할 수 있는 공간을 마련함으로써 돌출부들(205a, 205b) 사이의 편평한 기판 베이스 부분(206a) 위에 맞추어 지도록 해야 한다. 본 발명의 바람직한 실시예에서는 돌출부(205a, 205b)상에 위치할 때 칩들(201a, 201b) 사이에 측방향 간격(212)(도 2a를 참조)이 남도록 인접한 칩들(201a, 201b)의 y2의 크기를 정하는 것이 바람직하다. 본 발명에 의하면 칩들 사이의 공간, 즉, 간격(212)에 의해 정의되는 여분의 칩 간(marginal chip-to-chip) 공간의 측방향 치수를 잘 제어하여 칩들(201a, 201b) 사이에 적절한 공간을 제공할 수 있다. 예를 들면, 완성된 전자 패키지에서 칩들(201a, 201b) 사이가 근거리인 상태로 남아있도록 하고자 하는 경우, 간격(212)의 공간을 대략 1μm로 감소시킬 수 있으며, 반면에 다이싱 경로로서 사용될 칩들(201a, 201b) 사이의 간격은 예를 들면, 약 100μm 까지 보다 큰 폭으로 만들 수 있다. 이러한간격(212)을 유동 상태를 갖는 물질(도시하지 않음)로 간격을 완전히 채우도록 함으로써, 금속화 공정과 같은 이후의 프로세스 단계에서 이용할 수 있는 편평한 웨이퍼 표면을 제공할 수 있다. 간격을 채우는 물질은 금속화 공정과 관련되어 발생되는 열을 견딜 수 있는, 예를 들면, 에폭시(epoxy), 폴리이미드(polyimide) 또는 SOG와 같은 물질을 선택해야 한다.
본 명세서에서 보다 상세히 기술되는 바와 같이, 결정학적, 지향 에칭을 수행함으로써 집적 회로 칩(201a, 201b)의 하부면 위의 함몰부(203a, 203b), 및 캐리어 기판(202)상의 상부면 위의 캐리어 돌출부(304)가 생성될 때, 집적 회로 칩(201a, 201b) 및 캐리어(202)는 실질적으로 서로 자기 정렬되며, 이로 인해 정밀한 결과를 얻으면서도 삽입 및 치수 설정이 다소 용이하다. 본 발명에서는 0.2μm 내지 0.3μm의 범위로 칩 캐리어 기판상에 회로 칩을 정밀하게 배치하고 있으며, 칩간의 공간은 대략 1μm로 감소될 수 있다.
또한, 캐리어 기판(202) 및 집적 회로 칩(201a, 201b)에는 칩-캐리어의 경계면에 나란히 놓인 열적 전도성 접촉부(juxtaposed thermally conductive contacts) 또는 영역이 선택적으로 제공되어 프로세스 동안 열 방출(heat dissipation)이 쉽게 될 수 있다.
도 3a 내지 도 3c를 참조하면, 칩(201a, 201b)을 기판의 돌출부(205a, 205b)상에 위치시키는데 사용되는 함몰부(203a, 203b)를 구비하는 개별적인 집적 회로 칩(201a, 201b)을 형성하는 예시적인 방법이 도시되어 있다. 도 3a에 도시된 바와 같이 반도체 칩의 기판 물질(301)(예를 들면, 단결정 웨이퍼)은 칩의 상부 표면을 나타내는 능동(active) 표면(302) 및 칩의 하부 표면을 나타내는 수동(passive) 표면(303)을 갖고 있다. 일반적으로 능동 표면(302)은 기판상에 전자 소자가 형성될 쪽이며, 칩의 기판(301)은 능동 표면(302)에 이미 형성된 것으로서 도시된 몇 개의 능동 영역들(304a, 304b, 304c)을 갖고 있다. 반도체 기판(301)은 실리콘(silicon), 게르마늄(germanium), 갈륨 비소화물(gallium arsenide), CdSe, Ⅱ족 원소와 Ⅵ족 원소의 화합물, Ⅲ족 원소와 Ⅴ족 원소의 화합물일 수 있다. 웨이퍼의 두께는 표면 영역에 비해 비교적 얇다. 본 실시예의 경우, 웨이퍼의 두께는 표면 함몰부(203a, 203b) 등이 웨이퍼의 반대측 능동 영역을 방해하거나 영향을 미치지 않으면서 칩 웨이퍼의 하부면에 형성될 수 있도록 충분히 두꺼워야 한다. 본 실시예의 경우 웨이퍼의 두께는 직경이 200mm인 웨이퍼에 대해 대략 700μm 내지 800μm의 두께와 같이 산업 분야에서 표준적인 웨이퍼의 두께로 될 수 있지만, 여기에 국한되는 것은 아니다.
능동 영역(304a, 304b, 304c)내에 (305a, 305b, 305c)로 일반적으로 도시되는 집적 회로 소자를 제조하기 위해 반도체 칩의 기판(301)이 통상적인 기법으로 미리 프로세스되었다. 제조 방법은 원하는 집적 회로 소자의 형태, 예를 들면, 바이폴라(bipolar), CMOS, biCMOS 등에 따라 달라진다. 소자(305a, 305b, 305c)가 능동 영역(304a, 304b, 304c)상에 증착된 후 국부적 금속화가 일어난다. 통상적인 금속화 기법이 사용될 수 있다. 제 1 금속화층(306a, 306b, 306c)이 능동 영역(304a, 304b, 304c) 위에 증착되어 동일한 능동 영역(304a, 304b, 304c)내의 소자들(305a, 305b, 305c)을 선택적으로 접속시킨다. 바람직하게, 완성된 집적회로 칩을 테스트하기에 충분한 추가적인 금속층(도시되지 않음)이 또한 이 단계에서 증착된다. 바람직하게 이러한 테스트에 의해, 테스트 후 칩들을 보다 큰 패키지내에 구현하기 전에 결함이 있는 집적 회로 칩을 선별할 수 있어 최종적인 조립체의 전체 양품율을 향상시킨다.
후속 프로세스 동안에 능동 영역(304a, 304b, 304c)을 보호하기 위해 국부적인 금속화 및 테스트 후 반도체 기판(301)의 능동 표면(302)은 보호층(307)으로 코팅된다. 바람직하게 보호층(307)은 쉽게 도포되고, 표면이 부합적이고, 적절한 두께(대략 1μm 내지 5μm)를 가지며, 차후의 프로세스를 견딜 수 있는 여러 폴리머들(예를 들면, 폴리이미드) 중 하나를 포함한다. 보호층(307)이 능동 표면(302)상에 위치된 후, 칩 기판 물질(301)의 수동 표면(303)은 통상적인 기법에 의해 웨이퍼 표면(303)상에 실리콘 산화물층(silicon oxide layer)을 성장 또는 증착시킴으로써 형성된 실리콘 이산화물 에칭 마스크(silicon dioxide etch mask)(308)로 덮혀지며, 마스크층(308)은 통상적인 기법에 의해 포토리소그래픽적으로 패터닝(photolithographically pattern)되어 수동 표면(303)의 노광된 표면 영역(309a, 309b, 309c)을 정의한다. 마스크층(308)으로는 실리콘 산화물이 바람직하지만, 실리콘 웨이퍼의 이방성 습식 에칭(anisotropic wet etching)을 수행하기 위해 사용되는 통상적인 다른 마스크 물질 또한 사용될 수 있으므로 본 발명은 여기에 국한되지 않는다. 도 3a에 도시된 바와 같이 마스크층(308)은 능동 영역(304a, 304b, 304c) 아래에 정렬(alignment) "p"를 갖는다.
이제 도 3b를 참조하면, 마스크층(308)을 마스크로서 사용하여 노광된 수동표면 영역(309a, 309b, 309c)상에 결정학적 이방성 에칭을 행함으로써 칩 기판(301)으로부터 표면 물질을 결정학적 방향에 따라 서로 다른 비율로 제거한다. 선택적(preferential) 에칭이 칩 기판 물질(301)의 벌크 부분에 적용된다. 결정학적 지향 선택적 에칭을 채용하기 위해 기판(301)은 소정의 결정 지향성(crystalline orientation)을 갖도록 선택된다. 예를 들면, 도 3a 내지 도 3c에서 반도체 칩 기판(301)은 (100) 반도체 웨이퍼, 즉, 각각 [110] 방향으로 정렬된 능동 표면(302) 및 수동 표면(303)의 패턴을 갖는 단결정의 반도체 웨이퍼가 될 수 있다. 이하 (100) 반도체 웨이퍼에 대해 형성된 경사 측면 에지(211a, 211b)를 기술하겠지만, 다른 지향성 또는 다른 에칭 기법을 이용하여 여러 가지 다양한 모양의 기준 형상들이 형성될 수 있다. 어떠한 경우라도, 영역(309a, 309b, 309c)에서 칩 기판의 이방성 습식 에칭을 수행함으로써 편평한 하부(212)상에서 끝나는 경사 측면 에지(211a, 211b)를 포함하는 리세스(203a, 203b)가 웨이퍼의 하부 표면(303)에 형성된다. 사용가능한 습식 이방성 에칭제(etchant)는 Journal of the Electrochemical Society(JECS), Vol. 139, No. 4 April 1992, pages 1170-1174의 문헌에 개시된 바와 같이 예를 들면, 칼륨 수산화물(potassium hydroxide)(KOH), 하이드라진(hydrazine), 사원 암모늄 수산화물(quaternary ammonium hydroxide), 및 에틸렌디아민 용액(ethylenediamine solutions)을 포함하며, 이 문헌은 본 명세서에서 참조로서 인용된다. 이러한 부식액들은 그들의 이방성 속성으로 인해 서로 다른 결정학적 평면(planes)에 대해서는 서로 다른 에칭율을 가지며, 이로 인해 생성된 리세스에 테이퍼형 혹은 경사진 측면 에지(atapered or beveled side edges)가 생성된다. 예를 들면, (100) 실리콘 웨이퍼상에 KOH 부식액을 사용하면 (100) 플레인에 대한 에치 각도는 54.7o가 될 것이며, 이것은 리세스(203a, 203b)의 경사 측면 에지들(211a, 211b) 중 하나와 웨이퍼 표면(303) 사이에 형성된 보각(supplementary angle)(즉, 도 2b에 도시된 γ1)은 125.3o가 됨을 의미한다.
노광된 수동 표면 영역(309a, 309b, 309c)의 기하학적인 치수는 경사진 리세스 에지(211a, 211b)의 측방향 치수를 제어하는 중요한 기능을 갖는다. 실리콘 에칭은 이방성이므로 일단 완전한 (111) 결정 표면이 노광되면 이것은 이후 편평한 리세스 하부(212)를 형성할 것이다.
도 3c를 참조하면, 다음으로, 지정된 능동 영역(304a, 304b, 304c) 주변의 칩 기판(301)의 능동 표면(302)에 대해 표준 다이싱 기법을 적용함으로써 깊은 트렌치(310)가 형성되는데, 이 트렌치는 능동 표면(302)으로부터 반도체 기판(301)의 몸체로 확장되며, 칩 기판(301)의 반대측 수동 표면(303)상의 실리콘 산화물 마스크(308)상에서 끝난다. 깊은 트렌치(310)는 집적 회로 칩의 주변 영역의 치수를 정의한다. 본 발명에서, 공통 다이 유닛상에 머무는 각각의 칩 또는 칩들의 그룹은 칩의 바로 아래 및 칩 캐리어 기판의 위에 형성된 "키(key)" 형성을 이용하여 캐리어 기판상에 위치할 수 있다.
도 3a에 도시된 바와 같이, 다이싱에 의해 일단 깊은 트렌치가 형성되면 칩들(201a, 201b 등)은 트렌치 아래의 위치에서 실리콘 산화물 마스크(308)을 파괴함으로써 서로 분리되어, 본 명세서에서 기술된 캐리어 기판 돌출부상에 이후에 위치할 수 있는 각각 분리된 집적 회로 칩을 제공할 수 있다.
도 2a에 도시된 바와 같이, 회로 칩(201a)의 함몰부(203a)가 캐리어 기판(202)의 대응하는 돌출부(205b)상에 위치하기 전에 도 3c에 도시된 남아 있는 실리콘 산화물 마스크 부분(308a)은 제거되고, 칩의 하부면상의 노광된 편평한 칩의 외부 표면(311)에 적절한 표면 접합제(binder)(도시되지 않음)가 도포될 수 있다. 예를 들면, 표준 응용 방법에 의해 100oC의 온도에서 폴리이미드가 도포될 수 있다. 또한, 접합 물질은 열적 또는 전기적 전도 특성을 가지므로 열 전송이 가능하다. 그 후, 집적 회로 칩(201a, 201b 등)은 금속화층(306a, 306b 등)이 위로 향한 상태로 캐리어 기판 돌출부상에 위치된다.
도 4a 및 도 4b를 참조하면, 도 2a에 도시된 캐리어 기판(202)으로서 예시된 종류와 같은, 복수의 집적 회로 칩이 위치하는 캐리어 기판을 형성하는 방법이 기술될 것이다. 우선 캐리어 기판(400)이 마련된다. 전형적으로, 캐리어 기판은 복수의 회로 칩이 공통 캐리어 기판에 위치할 수 있도록 캐리어 기판에 의해 지지될 회로 칩보다 더 큰 표면 영역을 가질 것이다.
캐리어 기판(400)은 단결정 실리콘, 게르마늄, 갈륨 비소화물, CdSe, Ⅱ족 원소와 Ⅵ족 원소의 화합물, 또는 Ⅲ족 원소와 Ⅴ족 원소의 화합물과 같이 바람직하게 결정학적이며, 더욱 바람직하게는 반도체이다. 캐리어 기판(400)은 수용될 회로 칩과 유사한 결정학적 지향성 및 열 팽창 계수(thermal coefficient ofexpandion)를 갖는 것이 바람직하다. 더욱 바람직하게 캐리어 기판(400)은 전술한 칩(201a, 201b)과 같은 회로 칩의 제조에 사용된 반도체 칩 기판(301)과 동일한 물질이다.
도 4a를 참조하면, 실리콘 이산화물 마스크층(401)이 캐리어 기판(400)의 상부면(402)상에 형성되며, 마스크(401)의 남아 있는 아일랜드(islands) 주변의 위치에서 상부면(402)을 노광시키기 위해 기존의 포토리소그래픽적 기법에 의해 패터닝된다. 전술한 바와 같이, 실리콘 산화물은 단지 바람직한 마스크층 물질이며, 실리콘 웨이퍼를 이방성 습식 에칭하는데 사용되는 다른 기존의 마스크 물질 또한 사용될 수 있으므로 마스크층(401)은 여기에 국한되는 것은 아니다. 이렇게 패터닝한 후, 반도체 기판(400)은 도 3b에 대한 회로 칩에서의 표면 함몰부 형성과 관련하여 전술한 것과 유사한 기법을 이용하여 결정학적 이방성 에칭이 수행된다. 즉, 캐리어 기판(400)은 (100) 반도체 웨이퍼가 되도록 선택될 수 있으며, 칩의 하부 표면에 함몰부 즉, 4면형 트렌치를 형성하는 전술한 습식 이방성 에칭제는 캐리어 기판의 표면상에 대응되는 돌출부를 생성하는 데에도 마찬가지로 사용할 수 있다.
그러나, 캐리어 기판(400)의 결정학적 이방성 에칭에 사용된 마스크 패턴(401)은 칩 기판(301)에서 함몰부(203a, 203b)를 에칭하는데 사용된 마스크 패턴(308)의 반대, 즉, 사진적인 의미에서 "부(negative)"이다. 결국, 도 4b에 도시된 바와 같이 돌출부(403)는 에칭에 의해 노출된 새로운 상부 표면 부분인 편평한 베이스 부분(404)으로부터 돌출부의 상부 표면(406)이 캐리어 기판(400)의 원래의 상부면(402)에 포함되는 편평한 돌출부의 상부 표면(406)까지 경사 측벽(405)의 상승을 가지면서 형성된다. 칩의 기판 및 캐리어의 기판 모두에 대해 비슷한 물질에 대해 이러한 방법으로 결정학적 이방성 에칭을 사용함으로써, 캐리어 기판의 표면에 형성된 돌출부의 프로파일에 대응되는 표면 함몰부를 칩 하부에 형성하는 것이 가능하다. 따라서, 칩 하부의 함몰부(리세스)가 대응되는 캐리어 기판 돌출부상에 위치할 때 부합적으로 서로 들어맞아서 소자를 강건하게 기계적으로 결합시킨다.
도 4a에 도시된 포토리소그래픽 패턴으로부터 형성된 돌출부(403)가 4개의 경사 측벽을 갖는 4면 메사형 구조체로서 도시된다. 에지 마스크 스트라이프(stripe)가 캐리어 기판의 하나의 에지로부터 캐리어 기판의 반대측 에지로 확장되도록 제공된다면 에칭 공정에 의해 리지형 돌출부가 생성됨을 이해할 수 있을 것이다. 캐리어 기판상에 형성된 이러한 리지형 돌출부는 트렌치형 함몰부(즉, 공통의 편평한 트렌치 하부를 따라 확장하는 2공간의 경사진 에지)가 칩을 위치시키기 위해 칩의 하나의 에지로부터 다른 에지까지 형성되는 경우 필요하다.
본 발명의 구현시, x-y 이동에 의해 제어될 수 있는 로보틱 배치 척(robotic placement chucks) 및 진공 프로브(vacuum probes)와 같은 기존의 칩 조작 및 배치 툴은 칩의 표면 함몰부가 캐리어 기판 표면상에 마련된 대응하는 표면 돌출부와 서로 들어맞도록 본 발명에 따라 제조된 집적 회로 칩을 위치시키는데 사용될 수 있다. 캐리어 기판의 돌출부상에 위치하게 될 회로 칩들은 지향기(orientator)의 도움으로 정렬됨으로써 적절한 지향성이 제공된다. 더욱이, 집적 회로 칩은 경사진 호퍼(hopper)에 위치할 수 있어 지향성의 기준 포인트로서 제공하는 코너부로 미끄러질 수 있다. 일단 회로 칩이 적절히 지향되면, 캐리어 기판 돌출부상에 로보트로 제어되는 진공 프로브가 위치할 것이며, 그것의 지향성은 비슷하게 정렬된다. 일단 위치하면, 칩은 기계적으로 흔들어져 캐리어 기판의 돌출부상으로 완전히 삽입된다. 만약 필요하다면, 완전한 삽입을 보장하기 위해 편평한 광 플래튼(optical flat platen)을 이용할 수도 있다.
선택적으로, 갇힌 가스에 의해 발생되는 압력을 경감하기 위해 바람직하게는 조립 이전에 캐리어 기판을 통해 하나 이상의 압력 경감 홀(pressure relief holes)(도시되지 않음)을 만들 수도 있다. 홀을 뚫는 적절한 기법으로는 레이저 절제(laser ablation), 이온 빔 밀링(ion beam milling) 또는 저온 플라즈마 에칭(cryogenic plasma etching)이 있다.
도 5를 참조하면, 공통 기판 캐리어(502)상에 위치한 IC 칩(501a-501e)의 집단이 도시되어 있다. 고정된 마스크(504)를 이용하여 팔로우 온 금속화 프로세스 단계에서 완성된 칩 온 기판 조립체(500)에 적어도 하나의 금속화층(metallization layer)(도시되지 않음)이 도포될 수 있다. 엄격한 정렬 허용 오차로 인해, 고정된 마스크(504)를 통해 금속화층이 패터닝되어 원하는 집적 회로 칩들(501a-501e)의 세트(들)이 접속된다. 또한, 본 명세서에서 전술된 간격 충진재(gap filler)(503)는 여러 칩들 사이의 간격(505a-505f)을 채운다. 최종적인 조립체는 폴리이미드 또는 SOG층과 같은 칩 캐리어 보호층(도시되지 않음)에 의해 보호될 수 있으며, 이것은 표준 기법에 의해 도포될 수 있다.
도 6은 본 명세서에서 전술한 형태의 표면 함몰부(604)를 갖는 집적 회로 칩(601)이 칩(601) 및 캐리어 기판(602)의 경계면에 제공된 C4 금속 상호 접속(603)을 포함하는 캐리어 기판의 돌출부(605)와 결합된 본 발명의 실시예를 도시한다. C4 솔더 볼들이 돌출부(605)상에 위치하고 있는 것으로 도시되어 있으며, 칩 함몰부(604)가 돌출부(602)와 정확하게 위치할 때 붕괴되어 상호 접속을 형성할 것이다. 이러한 칩 온 기판 구성은 이후에 칩을 제거할 수 있다.
도 7은 본 발명에 따라 조립될 수 있는 하이브리드 칩 패키지의 예에 대한 평면도이다. 본 발명의 칩 함몰부/캐리어 기판의 돌출부 시스템을 이용하면, 다양한 다른 형태 및 크기의 집적 회로 칩이 공통 기판상에 함께 조립될 수 있다. 도 7에 도시된 바와 같이, 최종적인 집적 패키지(700)는 공통 캐리어 기판(702)상에 위치한 ROM, MCU, DSP, SRAM 및 FLASH 칩들을 포함하는 다양한 칩들(701a-701e)을 구비한다. 캐리어(700)에 조립된 집적 회로 칩들(701a-701e)은 여기서 제시된 예에 국한되지 않으며, 이러한 칩들은 유사하거나 유사하지 않은 물질의 기판으로부터 형성될 수 있으며, 집적 회로 칩에 능동 소자를 형성하는 프로세스 방법들은 본 발명의 칩을 위치시키는 수단이 채용되는 한 근본적으로 서로 다름을 알 수 있다.
도 8a 내지 도 8g는 본 발명의 제 2 실시예에 따라 캐리어를 갖는 회로 칩을 조립하는 프로세스 단계의 구성을 도시한다. 도 8a에 도시된 바와 같이 자신의 상부면(802)에 형성된 능동 영역(801a-801e)을 갖는 시험가능한 칩 웨이퍼 기판(800)이 제공된다. 웨이퍼 기판(800)은 [110] 방향으로 정렬된 패턴을 갖는상부면(802) 및 하부면(803)을 갖는 (100) 반도체 웨이퍼이다. 전형적으로 웨이퍼 기판(800)은 200mm의 직경을 갖는 웨이퍼에 대해 대략 700μm 내지 800μm의 표준적인 최초의 웨이퍼 두께 to을 갖는다.
다음, 도 8b에 도시된 바와 같이, 칩 웨이퍼의 뒷면(803)이 습식 이방성 에칭, 예를 들면, KOH에 의해 얇아져 웨이퍼의 두께는 t1로 감소되며, 이것은 새로운 뒷면의 표면(803a)을 노광시킨다. 웨이퍼 기판(800)의 두께는 이후의 IC 프로세스 및 패키지 조립 공정을 구조적인 실패없이 견딜 수 있도록 웨이퍼(800)가 너무 쉽게 깨지게 만들지 않으면서도 얇게 만드는 것이 바람직하다. 이러한 기준을 참조하여, 최적으로 웨이퍼를 얇게 하는 것은 본 기술 분야의 기법들 중 하나에 의해 경험적으로 결정된다. 예를 들면, 칩 웨이퍼의 기판(800)으로서 사용된 실리콘 웨이퍼에 대한 유용한 만큼 얇은 두께 t1은 대략 200μm 내지 300μm이다.
그 후, 도 8c에 도시된 바와 같이, 웨이퍼 기판(800)의 두께를 얇게 한 후에 실리콘 이산화물 마스크층(804) 또는 실리콘을 이방성 습식 에칭하기 위한 다른 기존의 마스크 물질이 웨이퍼의 뒷면(803a)에 형성되며, 포토리소그래픽적으로 패터닝되어 노광된 뒷면의 표면 영역(805a-805f)을 정의한다.
도 8d에 도시된 바와 같이, 그 후 결정학적 지향 에칭이 웨이퍼(800)의 뒷면(803a)에 채용되어 칩(800a-800e)을 정의하는 경사진 에지를 갖는 리세스(806a-806d)를 형성한다. 마스크(804)는 도 8c에 도시된 이전 단계에서 적절히 패터닝되어 개구(opening)를 정의하며, 이 개구는 결정학적 에칭에 의해 웨이퍼에 형성된 경사 에지(807)가 본 실시예에서는 웨이퍼에 형성될 쐐기 형상(wedge-shaped)의 하부의 원인이 될 수도 있는 전체 (111) 결정 표면이 노광되기 이전에 웨이퍼(800)의 반대면(802)을 깨뜨릴 수 있게 하는 폭 "q"를 갖는다.
사용가능한 습식 이방성 에칭제는 본 명세서에서 전술한, 예를 들면, Journal of the Electrochemical Society(JECS), Vol. 139, No. 4 April 1992, pages 1170-1174에 개시된 바와 같이 칼륨 수산화물(KOH), 하이드라진, 사원 암모늄 수산화물, 및 에틸렌디아민 용액을 포함하며, 이 문헌은 본 명세서에서 참조로서 인용된다. 만약 웨이퍼 에칭 공정의 완료시에 칩이 떨어져 부유(floating)하는 것을 막기 위해 제거가능한 테이프(tape) 또는 그와 유사한 것이 칩의 상부 표면에 걸쳐 사전에 적용되지 않는다면 에칭 공정은 칩들(800a-800e)을 서로 분리시킬 것이다. 그 후 패터닝된 마스크(804)는 칩들(800a-800e)로부터 제거된다.
다음, 도 8e에 도시된 바와 같이, 캐리어 기판(808)에 전술한 도 3a 내지 도 3c에 칩 표면 함몰부를 준비하는데 사용된 것과 비슷한 마스킹 및 에칭 기법을 이용한 결정학적 지향 에칭을 행한다. 이렇게 해서 캐리어 기판(808)에 형성된 리세스들(809a-809e)은 편평한 리세스의 하부(811)로 확장되는 경사 측벽(810)을 각각 갖는다. 리세스(809a-809e)의 프로파일은 경사 에지 및 편평한 외부면(803a)을 포함하는 칩(800a-800e)의 대응하는 프로파일과 들어맞는다. 또한, 공간 "q'"가 다이싱을 수용하고, 공간 "r'"가 칩들(800a, 800b) 사이와, 칩들(800c, 800d) 사이에 요구되는 칩들 사이의 공간을 나타내도록 캐리어(808)상에서 사용된 에치 마스크를 적절히 패터닝함으로써 에칭된 리세스들(809a-809e) 사이에 공간 "r'" 및"q'"가 제공된다.
도 8f에 도시된 바와 같이, 칩들(800a-800e)이 자기 정렬 방식으로 캐리어 기판(808)의 리세스(809a-809e)에 삽입된다. 경사진 칩 에지(807)는 칩(800a-800e)의 편평한 외부면(803a)이 캐리어(808)의 리세스(809a-809e)의 하부(811) 위에 안착할 때까지 칩(800a-800e)이 리세스(809a-809e)로 삽입되는 것을 용이하게 해준다. 경사진 칩 에지(807) 및 하부면(803)은 캐리어 기판에 나란히 놓인 경사 측벽(810) 및 함몰부 하부(811)와 정확히 일치한다. 따라서, 경사진 에지(807)의 경사각은 실질적으로 적어도 경사 측벽(810)의 경사각과 같고, 편평한 칩 하부(803a)의 측면 폭은 실질적으로 적어도 함몰부 하부(811)의 폭과 같으며, 캐리어(808)에서 리세스(809a-809e)의 깊이는 실질적으로 적어도 칩(800a-800e)의 두께와 같다.
도 8f를 참조하면, 캐리어의 외부의 편평한 표면(813)은 칩의 상부면(802)과 평행(평탄)한 것이 바람직하다. 집적 회로 칩(800a-800e)의 상부 금속화층(801a-801e)의 확장은 실질적으로 캐리어(808)의 상부 표면(813)과 정확히 일치하지 않으며, 표준 스핀 온(spin-on) 및 베이크(bake) 기법을 이용하여 추가적인 접합 물질, 예를 들면, 스핀 온 유리(spin-on glass; SOG) 또는 폴리이미드(PI)로 소정의 저지대(low-lying) 영역을 채우고, 또한 칩(800a-800e)과 캐리어(808) 사이의 소정의 간격을 채우는 것이 바람직하다.
도 8f에서 도시된 바와 같이, 선택적인 추가 단계로서, 칩(800a-800e)을 캐리어의 리세스(809a-809e)와 결합시킨 후, 캐리어(808)를 두께 "t2"로 연마(gringing)함으로써 뒷면이 얇게될 수 있으며, 그 후 위치 "d"에서 다이스된다. 도 8g에 도시된 바와 같이, 결과적으로 각각의 칩 온 기판 조립체(812a, 812b)가 형성된다.
도 9는 도 8a 내지 도 8g에 도시된 실시예에 대한 변형예를 도시한다. 도 9에 사용된 도면 번호들은 도 8a 내지 도 8g를 참조하여 전술한 도면 번호들과 공통적이며, 동일한 의미를 갖는다. 도 9에 도시된 칩 및 캐리어 조립체를 제조하는데 사용된 규약은 전반적으로 도 8a 내지 도 8f를 참조로 전술된 것과 동일하며, 다음과 같은 차이점이 있다. 도 8c에 도시된 바와 같이 웨이퍼(800)의 마스크된 밑면(804/803a)상에 수행된 결정학적 지향 에칭은 웨이퍼(800)의 상부 측면(802)이 파괴되기 전에 습식 이방성 에칭이 완료된다는 점에서 다르다. 웨이퍼의 에칭 공정을 짧게 중단하고, 칩(800a-800e)의 에칭이 되지 않은 벌크의 나머지를 다이싱함으로써, 칩(800a-800c)의 상부 표면(802)상에 무딘 칩 에지(901)가 생성된다. 예를 들면, 웨이퍼(800)의 습식 에칭은 웨이퍼(800) 두께의 대략 65% 내지 100%가 에칭되었을 때 종료될 수 있다. 무딘 칩 에지(901)는 날카롭고 깨지기 쉬운 코너부보다 덜 깨지기 쉽다. 웨이퍼(800)의 에칭이 되지 않은 두께 "S"는 실리콘 웨이퍼의 경우 대략 10μm 내지 20μm가 될 수 있지만, 본질적으로 여기에 국한되는 것은 아니다. 칩 측면 에지(901a)와 인접한 캐리어의 편평부(903)의 가장 근접한 에지(902) 사이의 간격 "T"는 실리콘 웨이퍼의 경우 대략 20μm가 될 수 있지만,본질적으로 여기에 국한되는 것은 아니다. 간격(904)이 무딘 칩 에지(901)와, 캐리어 리세스들(809a-809e) 사이의 캐리어(808)에 형성된 랜드들(lands)(905) 사이에 형성되므로, 폴리이미드와 같은 간격 충진재 물질이 도포되어 간격(904)을 채운다.
그 후, 도 8f 및 도 8g와 함께 전술된 바와 같은 동일한 방법으로 칩 온 기판 조립체(900)는 다이스되어 선택적으로 얇게 된다.
본 발명은 종래의 기술에 비해 여러 이점들이 있다. 집적 회로 칩 및 캐리어 기판 모두에 제공된 각각의 함몰부 및 돌출부들은 리소그래픽적으로 정의되었고, 이방성 에칭 방법으로 생성되었기 때문에, 각각의 치수들은 제어하기가 쉽다.
중요한 치수들을 매우 정밀하게 제어할 수 있는 능력은 최종적인 금속화 단계시 보다 비싼 방법보다는 고정된 마스크를 사용할 수 있도록 해주며, 그로 인해 종래의 기술에 비해 조립체 제조 비용을 감소시킬 수 있다. 또한, 본 발명의 방법은 보다 작은 공간이 요구되므로 전체 영역의 크기가 감소된다.
또한, 본 발명의 다른 이점은 비슷한 기능성을 갖는 단일의 큰 영역 칩에 비해 칩 조립체의 전체적인 칩 양품율을 향상시킨다. 이러한 향상된 양품율은 일반적으로 최종적으로 조립하기 전에 이러한 칩을 사전 검사하는 보다 작은 칩의 우수한 양품율로 인한 것이다.
또한, 본 발명은 다른 프로세스 조건을 요구하면서, 비슷하지 않은 집적 회로 칩(예를 들면, 실리콘, 갈륨 비소 등)을 최종적인 칩 조립체로 조립하는 능력이 있다는 또 다른 이점이 있다.
본 발명은 몇 가지 바람직한 실시예에 대해 기술되었지만, 당업자라면 본 발명이 첨부된 특허 청구 범위의 정신 및 영역내에서 변형될 수 있음을 알 수 있을 것이다. 예를 들면, 회로 칩 및 캐리어를 다른 형태, 예를 들면, 직사각형이 아닌 형태로 생성함으로써 회로 캐리어에 대한 회로 칩의 정렬 및 지향성은 이점이 있을 수 있다. 따라서, 다양한 설계의 지형학적 배열 키(geometric alignment keys)는 이러한 제조 방법론에 포함될 수 있다.
본 발명에 따른 고밀도 집적 회로 패키지에 의하면, 자기 정렬 방식으로 칩을 캐리어상에 위치 시키는 것이 가능하도록 하기 위해 역으로 들어맞는 하부 표면의 지형적 분포를 갖는 각각의 반도체 회로 칩을 지지하기 위한 돌출부 또는 리세스의 표면 토폴로지 분포를 갖는 캐리어를 제공한다.

Claims (12)

  1. 집적 회로 패키지에 있어서,
    집적 회로 칩 및 캐리어 기판을 포함하고,
    상기 캐리어 기판은 경사 측벽(sloping sidewall)을 갖는 표면 돌출부(projection)를 가지며,
    상기 회로 칩은 상기 경사 측벽과 서로 들어맞는, 경사 측면 에지(beveled side edge)를 갖는 표면 함몰부(depression)를 가지며,
    상기 경사 에지 및 상기 경사 측벽은 부합적으로 나란히 놓여짐으로 인해 상기 칩이 상기 돌출부상에 위치하는 집적 회로 패키지.
  2. 제 1 항에 있어서,
    상기 캐리어 기판은 상기 돌출부와 접하고 있는 편평한 베이스 표면 부분을 포함하는 상부면을 포함하고, 상기 돌출부는 편평한 상부 표면을 가지며, 상기 돌출부의 상기 경사 측벽은 상기 편평한 베이스 표면 부분으로부터 상기 돌출부의 상기 편평한 상부 표면까지 확장되며,
    상기 회로 칩은 상기 표면 함몰부와 접하고 있는 편평한 외부 칩 표면 부분을 포함하고, 상기 표면 함몰부는 편평한 리세스 하부 표면을 가지며, 상기 표면 함몰부의 상기 경사 에지는 상기 편평한 외부 칩 표면 부분으로부터 상기 편평한리세스 하부 표면까지 확장되는 집적 회로 패키지.
  3. 제 2 항에 있어서,
    상기 리세스 하부 표면은 상기 돌출부의 편평한 상부 표면상에 안착되어 있으며, 상기 편평한 칩 표면 부분은 상기 편평한 베이스 표면 부분상에 안착되어 있는 집적 회로 패키지.
  4. 제 1 항에 있어서,
    상기 칩내의 상기 표면 함몰부는 적어도 2개의 경사 에지를 갖고, 상기 캐리어 기판 돌출부는 적어도 2개의 경사 측벽을 가지며,
    상기 칩내의 상기 표면 함몰부의 상기 적어도 2개의 경사 에지는 상기 기판 돌출부의 상기 적어도 2개의 경사 측벽과 나란히 놓여 있는 집적 회로 패키지.
  5. 제 1 항에 있어서,
    상기 칩내의 상기 표면 함몰부는 4개의 경사 에지를 갖고, 상기 기판 돌출부는 4개의 경사 측벽을 가지며,
    상기 칩내의 상기 표면 함몰부의 4개의 경사 에지는 상기 캐리어 기판 돌출부의 상기 4개의 경사 측벽과 나란히 놓여 있는 집적 회로 패키지.
  6. 제 1 항에 있어서,
    상기 캐리어 기판의 적어도 벌크 부분의 물질 및 상기 칩의 적어도 벌크 부분의 물질은 동일한 결정학적 구조를 갖는 집적 회로 패키지.
  7. 제 6 항에 있어서,
    상기 캐리어 기판의 상기 벌크 부분의 물질은 상기 칩의 상기 벌크 부분의 물질과 실질적으로 동일한 물질인 집적 회로 패키지.
  8. 제 7 항에 있어서,
    상기 물질은 반도체 물질인 집적 회로 패키지.
  9. 제 8 항에 있어서,
    상기 물질은 실리콘인 집적 회로 패키지.
  10. 제 9 항에 있어서,
    상기 실리콘은 (100) 웨이퍼이고, 상기 편평한 외부 칩 표면 부분은 [110] 방향으로 정렬되어 있으며, 상기 경사 에지는 (111) 지향성 결정면이고, 상기 돌출부의 상기 편평한 상부 표면은 [110] 방향으로 정렬되어 있으며, 상기 경사 측벽은 (111) 지향성 결정면인 집적 회로 패키지.
  11. 제 9 항에 있어서,
    상기 돌출부의 상기 경사 측벽은 상기 돌출부의 편평한 상부 표면과 대략 125.3o의 각을 이루며, 상기 경사 에지는 상기 편평한 외부 칩 표면 부분과 대략 125.3o의 각을 이루는 집적 회로 패키지.
  12. 집적 회로 패키지에 있어서,
    집적 회로 칩 및 캐리어 기판을 포함하고,
    상기 캐리어 기판은 경사 측벽 및 편평한 리세스 하부 표면을 갖는 표면 리세스와 접하고 있는 편평한 외부 표면 부분을 포함하는 상부면을 포함하고,
    상기 회로 칩은 상기 경사 벽과 들어맞는 편평한 외부 표면 및 경사 에지를갖는 돌출부를 포함하는 상부면 및 하부면을 포함하고,
    상기 경사 에지 및 상기 경사 측벽은 부합적으로 나란히 놓여 있어, 상기 칩 돌출부가 상기 캐리어 기판의 상기 표면 리세스에 부합적으로 삽입되고, 상기 칩 돌출부의 상기 편평한 외부 표면은 상기 캐리어 기판내 상기 리세스의 상기 편평한 리세스 하부 표면상에 위치하며, 상기 칩의 상부 표면은 상기 캐리어 기판의 편평한 외부 표면 부분과 동 평면을 이루는(co-planar) 집적 회로 패키지.
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