JPS5855711B2 - 画情報処理方式 - Google Patents

画情報処理方式

Info

Publication number
JPS5855711B2
JPS5855711B2 JP51145377A JP14537776A JPS5855711B2 JP S5855711 B2 JPS5855711 B2 JP S5855711B2 JP 51145377 A JP51145377 A JP 51145377A JP 14537776 A JP14537776 A JP 14537776A JP S5855711 B2 JPS5855711 B2 JP S5855711B2
Authority
JP
Japan
Prior art keywords
scanning
memory
signal
line
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP51145377A
Other languages
English (en)
Other versions
JPS5369539A (en
Inventor
良雄 飯塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP51145377A priority Critical patent/JPS5855711B2/ja
Publication of JPS5369539A publication Critical patent/JPS5369539A/ja
Publication of JPS5855711B2 publication Critical patent/JPS5855711B2/ja
Expired legal-status Critical Current

Links

Landscapes

  • Storing Facsimile Image Data (AREA)
  • Image Input (AREA)
  • Image Processing (AREA)
  • Facsimile Scanning Arrangements (AREA)

Description

【発明の詳細な説明】 本発明は、2ラインメモリ方式による画情報処理方式に
関するものである。
ファクシミリ装置に於いては、原稿を走査して得られた
画情報を帯域圧縮して伝送するのが一般的である。
その場合、ランレングス符号化を行なう為に4ラインメ
モリ方式と2ラインメモリ方式とが知られている。
4ラインメモリ方式は4走査ライン分のメモリを有する
もので、2走査ライン分の2値化画信号が第1、第2の
メモリに蓄積完了されたときに、その第1、第2のメモ
リから同時に読出しが行なわれて符号化処理が行なわれ
る。
そして第3、第4のメモリが空である条件により次の走
査が開始され、それらのメモリに2値化画信号が蓄積さ
れると、前述と同様に符号化処理が行なわれる。
この符号化処理により帯域圧縮されて伝送路に送出され
るものであり、第1、第2のメモリの組と第3、第4の
メモリの組とが交互に使用されるので、読取走査を高速
化できる利点がある。
しかし、4走査ライン分の容量のメモリを必要とするの
で、装置が高価になる欠点がある。
一方2ラインメモリ方式は、2走査ライン分のメモリを
有するもので、2走査ライン分の2値化画信号の蓄積完
了により符号化処理が行なわれ、第1、第2のメモリが
空になったとき、即ち第1、第2のメモリに蓄積された
画信号の符号化処理が終了したときに次の走査が開始さ
れるものである。
この走査の開始タイミングは、クロックをカウントする
カウンタの出力で制御されるのが一般的であるから、遊
び時間が生じることにより、メモリの所要容量が少なく
て済む反面無駄時間が多くなって読取走査を高速化でき
ない欠点がある。
本発明は、前述の如き2ラインメモリ方式に於いて、無
駄時間を少なくして読取走査を高速化し得るようにする
ことを目的とするものである。
以下実施例について詳細に説明する。
本発明は、読取走査期間の後に休止期間を設け、情報量
が少ない場合にはその休止期間内で符号化処理を行なわ
せ、又情報量が多い場合にはバッファメモリを有効に利
用して、読取走査を高速化するものである。
第1図は本発明の実施例のブロック線図であり、走査部
1は走査制御回路2により制御されて原稿を走査し、読
取信号を2値化して2ラインメモリ回路3に加える。
2ラインメモリ回路3は1走査毎に切換えて2値化画信
号を蓄積するもので、2走査ライン分の画信号の蓄積完
了により帯域圧縮回路4に蓄積内容を転送する。
この帯域圧縮回路4に於いて2ライン一括ランレングス
符号化処理が行なわれてバッファメモリ5に加えられ、
このバッファメモリ5から回線制御回路T及びモデム8
を介して伝送路9に送出される。
又2ラインメモリ回路3、帯域圧縮回路4及びバッファ
メモリ5は制御回路6により制御される。
第2図は走査部1と走査制御回路2とのブロック線図で
あり、原稿10は図示しないパルスモータにより走査ラ
イン対応毎に上方或は下方に送られる。
この原稿10を螢光灯等の光源11により照明し、その
反射光はレンズ128〜12d等を介してフォトダイオ
ードアレイ等の光電変換素子13a〜13dに入射され
る。
この実施例に於いては、1走査ライン2048ビツトと
して、512ビツト毎に4個のフォトダイオードアレイ
で読取る場合を示すものであるが、本発明はこのような
構成にのみ限定されるものでないことは勿論である。
これらのフォトダイオードアレイの出力は増幅2値化回
路14により増幅された後2値化されて画信号VIDと
なる。
前述の走査部を制御する走査制御回路は、カウンタ15
、クロック用ドライバ16、選択回路1T、ゲート回路
18、スタート用ドライバ19から構成され、カウンタ
15は512ビツトのカウンタであり、クロック用ドラ
イバ16はフォトダイオードアレイ13a〜13dにク
ロックを供給する為のものである。
第3図は動作説明図であり、走査はaに示す如く、走査
期間T1と休止期間T2との繰返しで行なわれる。
カウンタ15はクロックclJを512ビツトカウント
する毎に同図すに示す信号を選択回路1γに加える。
選択回路1γはカウンタ15の5個の出力信号毎に繰返
される選択信号を出力するもので、そのうちの4個の選
択信号は同図C〜fに示すように発生されてゲート回路
18に加えられる。
このゲート回路18には同図すに示すカウンタ15の出
力信号が加えられて選択信号とのアンド条件による信号
がスタート用ドライバ19に加えられ、スタート用ドラ
イバ19はその信号に対応したフォトダイオードアレイ
13a〜13dにスタート信号を加える。
又走査期間T1を示す信号SGが出力される。
従ってフォトダイオードアレイ13a〜13dはスター
ト用ドライバ19からのスタート信号により動作を開始
し、クロック用ドライバ16からのクロックに従って5
12ビツト毎の読取信号が直列的に増幅2値化回路14
に加えられ、2048ビツトにより1ラインの読取走査
が終了する。
この1ラインの読取走査の開始タイミングは、第3図g
に示す信号で示され、これをスタート信号ST1とする
又カウンタ15の出力信号の一部を第3図りで示すパル
スモータ駆動信号とする。
前述の如き動作により走査期間T1は2048ビツト、
休止期間T2は512ビツトのカウント時間となる。
このように休止期間T2を設けたことにより後述の如く
種々の利点を生じるものである。
第4図は2ラインメモリ回路3、帯域圧縮回路4、バッ
ファメモリ5、制御回路6のブロック線図を示し、第2
図に於ける増幅2値化回路14からの画信号Vよりは入
力ゲート回路20に加えられ、スタート信号ST1及び
信号SGはメモリ制御回路24に加えられ、又パルスモ
ータ駆動信号PM1はパルスモータ用ゲート回路32に
加えられる。
スタート信号ST1が加えられると、メモリ制御回路2
4は信号FIAを入力ゲート回路20に加え且つクロッ
クφ1をメモリ21に加えて画信号VIDをメモリ21
に蓄積するように制御し、1ライン分即ち2048ビツ
トの画信号の蓄積によりメモリ制御回路24は信号F2
Aを入力ゲート回路20に加え、且つクロックφ2をメ
モリ22に加えて、次のラインの画信号をメモリ22に
蓄積する。
又メモリ制御回路24からの信号FIA、F2Aがパル
スモータ用ゲート回路32に加えられ、パルスモータ(
図示せず)にパルスモータ駆動信号PM1が加えられて
、原稿10の給送が行なわれる。
メモIJ2L22にそれぞれ画信号VIDが蓄積される
と、遷移検出回路23を介してランコード発生回路25
、ランレングスエンコーダ26、遷移モードエンコーダ
27、直接符号エンコーダ28にメモ1J21,22の
内容が加えられる。
これらの構成によるランレングス符号化は既に知られて
おり、(例えば本出願人による特公昭51−35329
号公報参照の事)且つ本発明の要点ではないので、以下
簡単に説明する。
画信号VIDが遷移検出回路23に加えられて遷移信号
が検出され、遷移が検出されないとランコード発生回路
25からクロックが1発発生され、ランレングスエンコ
ーダ26はクロックを計数し、遷移検出によりランレン
グスエンコーダ26から並列直列変換回路29にランレ
ングス符号が加えられて直列信号に変換され、ゲート回
路30を介してバッファメモリ31に加えられる。
次に遷移検出回路23で遷移が検出されると、遷移モー
ドエンコーダ2Tが動作し、遷移モード符号をゲート回
路30を介してバッファメモリ31に加える。
遷移検出回路23では2ラインの対応ビットからなる1
組のモードが白−黒、又は黒−白の場合には白−黒又は
黒−白の長さをビット数で表示するように直接符号エン
コーダ28を動作させ、直接符号を形成し、この直接符
号はゲート回路30を介してバッファメモリに加える。
このような動作がメモ1J21,22の内容が空になる
まで繰返し行すわれ、バッファメモリ31の内容は伝送
路の伝送速度に対応して読出される。
バッファメモリ31はFIFO(ファーストイン・ファ
ーストアウト)方式によるもので、例えば360ビツト
の容量を有するものである。
このバッファメモリ31の内容が一杯になると、信号B
Cをメモリ制御回路24に加えて画信号VIDを読込む
のを中断させる。
第5図はメモリ制御回路24の要部ブロック線図であり
、フリップフロップFF1〜FF3、ナントゲートN1
〜N6、ノアゲートNR1,NR2、カウンタCNTか
らなり、各フリップフロップFF1〜FF3はスタート
時点でリセット信号R8によりリセットされる。
スタート信号5T1(第2図のゲート回路18からのス
タート信号ST1を反転した信号)がノアゲー)NR1
を介してフリップフロップFF1に加えられ、フリップ
フロップFF1はセットされる。
第6図は動作説明図であり、スタート信号STIは同図
aに示すタイミングで加えられ、フリップフロップFF
1は同図すに示すように動作する。
フリップフロップFF1のセット出力が信号FIAとな
って入力ゲート回路20に加えられ、画信号VIDをメ
モリ21に加えるように切換動作し、又走査期間T1に
於いては信号SGが“1”となるので、サンプリングク
ロックSCがナンドゲー)N1を介してナントゲートN
2 、N3に加えられ、フリップフロップFF1の出力
が“1″となることによりナントゲートN2.N6を介
してメモリクロックφ1としてメモリ21に加えられる
なおこのときフリップフロップFF3はリセット状態で
あるからナントゲートN4の出力は“1″となっている
又メモリクロックφ1はノアゲートNR2を介してカウ
ンタCNTに加えられ、このカウンタCNTは2048
ビツトのカウントにより出力をフリップフロップFF2
.FF3に加える。
フリップフロップFF2はフリップフロップFF1がセ
ット状態であることによりセットされる。
このフリップフロップFF1がセットされてからフリッ
プフロップFF2がセットされるまでの間に1ライン分
の画信号がメモリ21に蓄積されることになる。
次に休止期間T2に対応して信号SGが“0”′となり
、メモリクロックφ1は停止し、又フリップフロップF
F2のセット出力の信号F2Aが入力ゲート回路20に
加えられて、メモリ22側への切換えが行なわれる。
次にスタート信号ST1が加えられると、フリップフロ
ップFF1は反転動作によりリセット状態となり、且つ
信号SGが“1″となるので、サンプリングパルスSC
はナントゲートN 1 、N 3 。
N5を介してメモリクロックφ2としてメモリ22に加
えられ、画信号VIDがメモリ22に蓄積される。
このメモリクロックφ2はノアゲートNR2を介してカ
ウンタCNTに加えられ、再び2048ビツトのカウン
トにより出力をフリップフロップFF2.FF3に加え
る。
従ってフリップフロップFF2はリセット状態、フリッ
プフロップFF3はセット状態となり、これらは第6図
のc、dに示す動作状態で示される。
このフリップフロップFF3のセットと共に信号SGは
“0”となり、バッファメモリ31からの信号BCが°
゛1″であることによりメインクロックMCがナントゲ
ートN4.N5.Nsを介してメモリクロックφ1.φ
2としてメモリ21,22に同時に加えられて、蓄積さ
れた内容が同時に遷移検出回路23に加えられる。
又このときのメモリクロックφ1.φ2もカウンタCN
Tに加えられ、2048ビツトのカウント出力がフリッ
プフロップFF2.FF3に加えられ、フリップフロッ
プFF1.FF2がリセット状態であることにより、フ
リップフロップFF3もリセットされ、最初の状態に戻
ることになる。
第6図のe、fはサンプリングパルスSCがそれぞれメ
モリクロックφ1.φ2となる場合を示し、同図gはメ
インクロックMCが同時にメモリクロックφ1.φ2と
なる場合を示す。
このメインクロックMCはサンプリングクロックSCの
5倍程度の速度のものである。
符号化された情報量が多くなってバッファメモリ31が
満杯又は満杯に近くなると、所定のブロック単位で信号
BCが“1″となる。
従ってアンドゲートN4に加えられる信号BCが“0″
となり、フリップフロップFF3がセットされても、メ
インクロックMCはメモリクロックφ1.φ2として加
えられないことになる。
即ちメモリ21゜22からの読出しが中断される。
なおフリップフロップFF3のセット出力がノアゲート
NR1に加えられているので、フリップフロップFF3
のセット中はスタート信号ST1は無効化されることに
なる。
又信号FIA、F2Aがパルスモータ用ゲート回路32
に加えられ、パルスモータ駆動信号PM1がパルスモー
クに加えられる。
このパルスモータ駆動信号PM1は第3図りに示すよう
に、1走査期間に2個のパルスを有するもので、この2
個のパルスで1ライン分の原稿送りが行なわれるように
パルスモーク及び送り機構が構成され、1ライン分の送
りが行なわれている過程で読取走査が行なわれることに
なる。
第7図及び第8図は本発明の方式と従来例の4ラインメ
モリ方式及び2ラインメモリ方式との動作比較説明図で
あり、第7図は走査ラインの情報量が少ない場合、第8
図は走査ラインの情報量が多い場合を示すものである。
各図に於いて、aは従来例の走査タイミング、Aは4ラ
インメモリ方式、Bは従来例の2ラインメモリ方式、C
は本発明の方式を示す。
走査ラインの情報量が少ない場合は、従来は第7図のa
に示すように、例えば10m5ecの周期で走査が行な
われ、4ラインメモリ方式に於いては、第1、第2の走
査ラインの画信号がA1で示すように、それぞれ第1、
第2のメモリに蓄積され、斜線を施した時間で符号化処
理が行なわれ、次の第3、第4の走査ラインの画信号が
A2で示すように、それぞれ第3、第4のメモリに蓄積
され、斜線を施した時間で符号化処理が行なわれ、A3
で示すように直ちに送出され、同図aの走査周期に従っ
て読取走査が行なわれることになる。
又従来の2ラインメモリ方式は、第1、第2の走査ライ
ンの画信号がB1で示すようにそれぞれ第1、第2のメ
モリに蓄積され、斜線を施した時間で符号化処理が行な
われ、B2で示すように送出され、符号化処理の終了で
第1、第2のメモリが空になってから、次の走査周期で
第3、第4の走査ラインの画信号が第1、第2のメモリ
に蓄積されることになる。
従って4ラインメモリ方式に比較して1走査周期分原稿
の給送を遅くしなければならないことになる。
一方本発明に於いては、C1で示すように、休止期間を
有する走査周期であり、第1、第2の走査ラインの画信
号が第1、第2のメモリに蓄積され、斜線を施した時間
で符号化処理が行なわれてバッファメモリに加えられる
情報量が少ない場合に、走査の休止期間内に符号化処理
が可能となるので、次の走査周期で読取走査が可能とな
り、無駄時間が生じることはなくなる。
又バッファメモリからはC3で示すように送出される。
走査ラインの情報量が多い場合は、第8図に示すように
、4ラインメモリ方式に於いては、第1、第2のメモリ
の画信号の符号化処理が終了してから、第3、第4のメ
モリの画信号の符号化処理が行なわれ、帯域圧縮された
信号はA3で示すように連続的に送出され、読取走査は
例えば2走査周期をおいて行なわれることになる。
又従来の2ラインメモリ方式に於いては、符号化処理に
要する時間が長くなることにより、B1で示すように、
例えば4走査周期をおいて読取走査が行なわれることに
なる。
一方本発明に於いては、符号化処理による信号をバッフ
ァメモリに加える為、高速で符号化することができ、走
査の休止期間内で符号化処理ができないような情報量の
多い場合に於いても、例えば1走査周期をおいて読取走
査を行なうことができ、これはAで示す4ラインメモリ
方式と殆んど同じ速度で読取走査が可能となることを示
すものである。
以上説明したように、本発明は、読取走査期間T1と休
止期間T2とからなる走査周期で走査部を動作させ、帯
域圧縮回路4で符号化処理した信号をバッファメモリ5
に加えるもので、走査ラインの情報量が少ない場合は、
休止期間T2内で符号化処理が行なわれるので、次の走
査周期に於いて読取走査が行なわれ、又情報量が多い場
合は、バッファメモリ5の内容が満杯又はそれに近い状
態となるから、その場合は帯域圧縮回路4による符号化
処理を中断し、それにより画情報の誤り発生を防止する
ことができ、バッファメモリ5から符号化された画情報
が所定の速度で送出され、符号化処理の終了により次の
走査周期に於いて読取走査が行なわれるので、2ライン
メモリ方式にも拘らず、4ラインメモリ方式に匹敵する
読取走査の速度とすることができる。
又バッファメモリも僅かな容量で充分であって、特に価
格が増大するようなこともない利点がある。
【図面の簡単な説明】
第1図は本発明の実施例のブロック線図、第2図は走査
部と走査制御回路とのブロック線図、第3図はその動作
説明図、第4図は2ラインメモリ回路、帯域圧縮回路、
バッファメモリ、制御回路のブロック線図、第5図はメ
モリ制御回路の要部ブロック線図、第6図はその動作説
明図、第7図及び第8図は従来の4ラインメモリ方式及
び2ラインメモリ方式と本発明の詳細説明図である。 1は走査部、2は走査制御回路、3は2ラインメモリ回
路、4は帯域圧縮回路、5はバッファメモリ、6は制御
回路、Tは回線制御回路、8はモデム、9は伝送路であ
る。

Claims (1)

    【特許請求の範囲】
  1. 1 読取走査を行なう走査部、該走査部により読取られ
    たそれぞれ1走査ラインの画信号を蓄積する第1及び第
    2のラインメモリ、該第1及び第2のラインメモリにそ
    れぞれ画信号が蓄積されたことにより該第1及び第2の
    ラインメモリから同時に読出した画信号の符号化処理を
    行なう帯域圧縮回路、該帯域圧縮回路により符号化され
    た信号を加えるバッファメモリを具備し、前記走査部は
    、読取走査期間と休止期間とからなる走査周期に従って
    動作し、前記休止期間に前記帯域圧縮回路により符号化
    処理を開始し、前記第1及び第2のラインメモリの内容
    が空になった条件で次の読取走査期間に読取走査を行な
    い、且つ前記バッファメモリが満杯又は満杯に近い状態
    になったとき前記帯域圧縮回路に於ける符号化処理を中
    断させることを特徴とする画情報処理方式。
JP51145377A 1976-12-03 1976-12-03 画情報処理方式 Expired JPS5855711B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP51145377A JPS5855711B2 (ja) 1976-12-03 1976-12-03 画情報処理方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP51145377A JPS5855711B2 (ja) 1976-12-03 1976-12-03 画情報処理方式

Publications (2)

Publication Number Publication Date
JPS5369539A JPS5369539A (en) 1978-06-21
JPS5855711B2 true JPS5855711B2 (ja) 1983-12-10

Family

ID=15383815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP51145377A Expired JPS5855711B2 (ja) 1976-12-03 1976-12-03 画情報処理方式

Country Status (1)

Country Link
JP (1) JPS5855711B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59101967A (ja) * 1982-12-03 1984-06-12 Nec Corp 多重フアクシミリ応答装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49114823A (ja) * 1973-02-28 1974-11-01
JPS50110517A (ja) * 1974-02-06 1975-08-30
JPS50154012A (ja) * 1974-05-31 1975-12-11
JPS5160404A (ja) * 1974-11-22 1976-05-26 Tokyo Shibaura Electric Co Fugokahoshiki

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49114823A (ja) * 1973-02-28 1974-11-01
JPS50110517A (ja) * 1974-02-06 1975-08-30
JPS50154012A (ja) * 1974-05-31 1975-12-11
JPS5160404A (ja) * 1974-11-22 1976-05-26 Tokyo Shibaura Electric Co Fugokahoshiki

Also Published As

Publication number Publication date
JPS5369539A (en) 1978-06-21

Similar Documents

Publication Publication Date Title
US5572335A (en) Method and system for transferring image data between two devices having different bandwidths
US4090222A (en) Facsimile signal reception system
US5250804A (en) Lost scan line detecting method and device for a handheld scanner having a lost line counter
EP0207343A2 (en) Image scanner interacting with a processor
JPS6145427B2 (ja)
JPS5855711B2 (ja) 画情報処理方式
JPH088647B2 (ja) ランレングス符号化法および装置
US4338637A (en) Variable scanning device
JPS6113636B2 (ja)
US4843480A (en) Image reading apparatus for removing disturbances in output images
JPS6313389B2 (ja)
JPS6320576A (ja) 媒体認識装置
JP2781120B2 (ja) バーコード読取回路
JP2658263B2 (ja) イメージスキャナ
JP2540829B2 (ja) イメ−ジ入力装置
JPS6298473A (ja) 画像入力装置
JPS6333403Y2 (ja)
JPS6342469B2 (ja)
KR910009792B1 (ko) 팩시밀리의 화신호 처리회로
SU739515A1 (ru) Устройство дл ввода информации в эцвм
JPH0614159A (ja) イメージスキャナ読み取り方法
JP3221753B2 (ja) 画像読取装置
SU1269164A1 (ru) Устройство дл считывани графической информации
SU1387042A1 (ru) Буферное запоминающее устройство
JPS59126376A (ja) 撮像装置の駆動方法