JPS5855711B2 - 画情報処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、２ラインメモリ方式による画情報処理方式に
関するものである。

ファクシミリ装置に於いては、原稿を走査して得られた
画情報を帯域圧縮して伝送するのが一般的である。

その場合、ランレングス符号化を行なう為に４ラインメ
モリ方式と２ラインメモリ方式とが知られている。

４ラインメモリ方式は４走査ライン分のメモリを有する
もので、２走査ライン分の２値化画信号が第１、第２の
メモリに蓄積完了されたときに、その第１、第２のメモ
リから同時に読出しが行なわれて符号化処理が行なわれ
る。

そして第３、第４のメモリが空である条件により次の走
査が開始され、それらのメモリに２値化画信号が蓄積さ
れると、前述と同様に符号化処理が行なわれる。

この符号化処理により帯域圧縮されて伝送路に送出され
るものであり、第１、第２のメモリの組と第３、第４の
メモリの組とが交互に使用されるので、読取走査を高速
化できる利点がある。

しかし、４走査ライン分の容量のメモリを必要とするの
で、装置が高価になる欠点がある。

一方２ラインメモリ方式は、２走査ライン分のメモリを
有するもので、２走査ライン分の２値化画信号の蓄積完
了により符号化処理が行なわれ、第１、第２のメモリが
空になったとき、即ち第１、第２のメモリに蓄積された
画信号の符号化処理が終了したときに次の走査が開始さ
れるものである。

この走査の開始タイミングは、クロックをカウントする
カウンタの出力で制御されるのが一般的であるから、遊
び時間が生じることにより、メモリの所要容量が少なく
て済む反面無駄時間が多くなって読取走査を高速化でき
ない欠点がある。

本発明は、前述の如き２ラインメモリ方式に於いて、無
駄時間を少なくして読取走査を高速化し得るようにする
ことを目的とするものである。

以下実施例について詳細に説明する。

本発明は、読取走査期間の後に休止期間を設け、情報量
が少ない場合にはその休止期間内で符号化処理を行なわ
せ、又情報量が多い場合にはバッファメモリを有効に利
用して、読取走査を高速化するものである。

第１図は本発明の実施例のブロック線図であり、走査部
１は走査制御回路２により制御されて原稿を走査し、読
取信号を２値化して２ラインメモリ回路３に加える。

２ラインメモリ回路３は１走査毎に切換えて２値化画信
号を蓄積するもので、２走査ライン分の画信号の蓄積完
了により帯域圧縮回路４に蓄積内容を転送する。

この帯域圧縮回路４に於いて２ライン一括ランレングス
符号化処理が行なわれてバッファメモリ５に加えられ、
このバッファメモリ５から回線制御回路Ｔ及びモデム８
を介して伝送路９に送出される。

又２ラインメモリ回路３、帯域圧縮回路４及びバッファ
メモリ５は制御回路６により制御される。

第２図は走査部１と走査制御回路２とのブロック線図で
あり、原稿１０は図示しないパルスモータにより走査ラ
イン対応毎に上方或は下方に送られる。

この原稿１０を螢光灯等の光源１１により照明し、その
反射光はレンズ１２８〜１２ｄ等を介してフォトダイオ
ードアレイ等の光電変換素子１３ａ〜１３ｄに入射され
る。

この実施例に於いては、１走査ライン２０４８ビツトと
して、５１２ビツト毎に４個のフォトダイオードアレイ
で読取る場合を示すものであるが、本発明はこのような
構成にのみ限定されるものでないことは勿論である。

これらのフォトダイオードアレイの出力は増幅２値化回
路１４により増幅された後２値化されて画信号ＶＩＤと
なる。

前述の走査部を制御する走査制御回路は、カウンタ１５
、クロック用ドライバ１６、選択回路１Ｔ、ゲート回路
１８、スタート用ドライバ１９から構成され、カウンタ
１５は５１２ビツトのカウンタであり、クロック用ドラ
イバ１６はフォトダイオードアレイ１３ａ〜１３ｄにク
ロックを供給する為のものである。

第３図は動作説明図であり、走査はａに示す如く、走査
期間Ｔ１と休止期間Ｔ２との繰返しで行なわれる。

カウンタ１５はクロックｃｌＪを５１２ビツトカウント
する毎に同図すに示す信号を選択回路１γに加える。

選択回路１γはカウンタ１５の５個の出力信号毎に繰返
される選択信号を出力するもので、そのうちの４個の選
択信号は同図Ｃ〜ｆに示すように発生されてゲート回路
１８に加えられる。

このゲート回路１８には同図すに示すカウンタ１５の出
力信号が加えられて選択信号とのアンド条件による信号
がスタート用ドライバ１９に加えられ、スタート用ドラ
イバ１９はその信号に対応したフォトダイオードアレイ
１３ａ〜１３ｄにスタート信号を加える。

又走査期間Ｔ１を示す信号ＳＧが出力される。

従ってフォトダイオードアレイ１３ａ〜１３ｄはスター
ト用ドライバ１９からのスタート信号により動作を開始
し、クロック用ドライバ１６からのクロックに従って５
１２ビツト毎の読取信号が直列的に増幅２値化回路１４
に加えられ、２０４８ビツトにより１ラインの読取走査
が終了する。

この１ラインの読取走査の開始タイミングは、第３図ｇ
に示す信号で示され、これをスタート信号ＳＴ１とする
。

又カウンタ１５の出力信号の一部を第３図りで示すパル
スモータ駆動信号とする。

前述の如き動作により走査期間Ｔ１は２０４８ビツト、
休止期間Ｔ２は５１２ビツトのカウント時間となる。

このように休止期間Ｔ２を設けたことにより後述の如く
種々の利点を生じるものである。

第４図は２ラインメモリ回路３、帯域圧縮回路４、バッ
ファメモリ５、制御回路６のブロック線図を示し、第２
図に於ける増幅２値化回路１４からの画信号Ｖよりは入
力ゲート回路２０に加えられ、スタート信号ＳＴ１及び
信号ＳＧはメモリ制御回路２４に加えられ、又パルスモ
ータ駆動信号ＰＭ１はパルスモータ用ゲート回路３２に
加えられる。

スタート信号ＳＴ１が加えられると、メモリ制御回路２
４は信号ＦＩＡを入力ゲート回路２０に加え且つクロッ
クφ１をメモリ２１に加えて画信号ＶＩＤをメモリ２１
に蓄積するように制御し、１ライン分即ち２０４８ビツ
トの画信号の蓄積によりメモリ制御回路２４は信号Ｆ２
Ａを入力ゲート回路２０に加え、且つクロックφ２をメ
モリ２２に加えて、次のラインの画信号をメモリ２２に
蓄積する。

又メモリ制御回路２４からの信号ＦＩＡ、Ｆ２Ａがパル
スモータ用ゲート回路３２に加えられ、パルスモータ（
図示せず）にパルスモータ駆動信号ＰＭ１が加えられて
、原稿１０の給送が行なわれる。

メモＩＪ２Ｌ２２にそれぞれ画信号ＶＩＤが蓄積される
と、遷移検出回路２３を介してランコード発生回路２５
、ランレングスエンコーダ２６、遷移モードエンコーダ
２７、直接符号エンコーダ２８にメモ１Ｊ２１，２２の
内容が加えられる。

これらの構成によるランレングス符号化は既に知られて
おり、（例えば本出願人による特公昭５１−３５３２９
号公報参照の事）且つ本発明の要点ではないので、以下
簡単に説明する。

画信号ＶＩＤが遷移検出回路２３に加えられて遷移信号
が検出され、遷移が検出されないとランコード発生回路
２５からクロックが１発発生され、ランレングスエンコ
ーダ２６はクロックを計数し、遷移検出によりランレン
グスエンコーダ２６から並列直列変換回路２９にランレ
ングス符号が加えられて直列信号に変換され、ゲート回
路３０を介してバッファメモリ３１に加えられる。

次に遷移検出回路２３で遷移が検出されると、遷移モー
ドエンコーダ２Ｔが動作し、遷移モード符号をゲート回
路３０を介してバッファメモリ３１に加える。

遷移検出回路２３では２ラインの対応ビットからなる１
組のモードが白−黒、又は黒−白の場合には白−黒又は
黒−白の長さをビット数で表示するように直接符号エン
コーダ２８を動作させ、直接符号を形成し、この直接符
号はゲート回路３０を介してバッファメモリに加える。

このような動作がメモ１Ｊ２１，２２の内容が空になる
まで繰返し行すわれ、バッファメモリ３１の内容は伝送
路の伝送速度に対応して読出される。

バッファメモリ３１はＦＩＦＯ（ファーストイン・ファ
ーストアウト）方式によるもので、例えば３６０ビツト
の容量を有するものである。

このバッファメモリ３１の内容が一杯になると、信号Ｂ
Ｃをメモリ制御回路２４に加えて画信号ＶＩＤを読込む
のを中断させる。

第５図はメモリ制御回路２４の要部ブロック線図であり
、フリップフロップＦＦ１〜ＦＦ３、ナントゲートＮ１
〜Ｎ６、ノアゲートＮＲ１，ＮＲ２、カウンタＣＮＴか
らなり、各フリップフロップＦＦ１〜ＦＦ３はスタート
時点でリセット信号Ｒ８によりリセットされる。

スタート信号５Ｔ１（第２図のゲート回路１８からのス
タート信号ＳＴ１を反転した信号）がノアゲー）ＮＲ１
を介してフリップフロップＦＦ１に加えられ、フリップ
フロップＦＦ１はセットされる。

第６図は動作説明図であり、スタート信号ＳＴＩは同図
ａに示すタイミングで加えられ、フリップフロップＦＦ
１は同図すに示すように動作する。

フリップフロップＦＦ１のセット出力が信号ＦＩＡとな
って入力ゲート回路２０に加えられ、画信号ＶＩＤをメ
モリ２１に加えるように切換動作し、又走査期間Ｔ１に
於いては信号ＳＧが“１”となるので、サンプリングク
ロックＳＣがナンドゲー）Ｎ１を介してナントゲートＮ
２ 、Ｎ３に加えられ、フリップフロップＦＦ１の出力
が“１″となることによりナントゲートＮ２．Ｎ６を介
してメモリクロックφ１としてメモリ２１に加えられる
。

なおこのときフリップフロップＦＦ３はリセット状態で
あるからナントゲートＮ４の出力は“１″となっている
。

又メモリクロックφ１はノアゲートＮＲ２を介してカウ
ンタＣＮＴに加えられ、このカウンタＣＮＴは２０４８
ビツトのカウントにより出力をフリップフロップＦＦ２
．ＦＦ３に加える。

フリップフロップＦＦ２はフリップフロップＦＦ１がセ
ット状態であることによりセットされる。

このフリップフロップＦＦ１がセットされてからフリッ
プフロップＦＦ２がセットされるまでの間に１ライン分
の画信号がメモリ２１に蓄積されることになる。

次に休止期間Ｔ２に対応して信号ＳＧが“０”′となり
、メモリクロックφ１は停止し、又フリップフロップＦ
Ｆ２のセット出力の信号Ｆ２Ａが入力ゲート回路２０に
加えられて、メモリ２２側への切換えが行なわれる。

次にスタート信号ＳＴ１が加えられると、フリップフロ
ップＦＦ１は反転動作によりリセット状態となり、且つ
信号ＳＧが“１″となるので、サンプリングパルスＳＣ
はナントゲートＮ １ 、Ｎ ３ 。

Ｎ５を介してメモリクロックφ２としてメモリ２２に加
えられ、画信号ＶＩＤがメモリ２２に蓄積される。

このメモリクロックφ２はノアゲートＮＲ２を介してカ
ウンタＣＮＴに加えられ、再び２０４８ビツトのカウン
トにより出力をフリップフロップＦＦ２．ＦＦ３に加え
る。

従ってフリップフロップＦＦ２はリセット状態、フリッ
プフロップＦＦ３はセット状態となり、これらは第６図
のｃ、ｄに示す動作状態で示される。

このフリップフロップＦＦ３のセットと共に信号ＳＧは
“０”となり、バッファメモリ３１からの信号ＢＣが°
゛１″であることによりメインクロックＭＣがナントゲ
ートＮ４．Ｎ５．Ｎｓを介してメモリクロックφ１．φ
２としてメモリ２１，２２に同時に加えられて、蓄積さ
れた内容が同時に遷移検出回路２３に加えられる。

又このときのメモリクロックφ１．φ２もカウンタＣＮ
Ｔに加えられ、２０４８ビツトのカウント出力がフリッ
プフロップＦＦ２．ＦＦ３に加えられ、フリップフロッ
プＦＦ１．ＦＦ２がリセット状態であることにより、フ
リップフロップＦＦ３もリセットされ、最初の状態に戻
ることになる。

第６図のｅ、ｆはサンプリングパルスＳＣがそれぞれメ
モリクロックφ１．φ２となる場合を示し、同図ｇはメ
インクロックＭＣが同時にメモリクロックφ１．φ２と
なる場合を示す。

このメインクロックＭＣはサンプリングクロックＳＣの
５倍程度の速度のものである。

符号化された情報量が多くなってバッファメモリ３１が
満杯又は満杯に近くなると、所定のブロック単位で信号
ＢＣが“１″となる。

従ってアンドゲートＮ４に加えられる信号ＢＣが“０″
となり、フリップフロップＦＦ３がセットされても、メ
インクロックＭＣはメモリクロックφ１．φ２として加
えられないことになる。

即ちメモリ２１゜２２からの読出しが中断される。

なおフリップフロップＦＦ３のセット出力がノアゲート
ＮＲ１に加えられているので、フリップフロップＦＦ３
のセット中はスタート信号ＳＴ１は無効化されることに
なる。

又信号ＦＩＡ、Ｆ２Ａがパルスモータ用ゲート回路３２
に加えられ、パルスモータ駆動信号ＰＭ１がパルスモー
クに加えられる。

このパルスモータ駆動信号ＰＭ１は第３図りに示すよう
に、１走査期間に２個のパルスを有するもので、この２
個のパルスで１ライン分の原稿送りが行なわれるように
パルスモーク及び送り機構が構成され、１ライン分の送
りが行なわれている過程で読取走査が行なわれることに
なる。

第７図及び第８図は本発明の方式と従来例の４ラインメ
モリ方式及び２ラインメモリ方式との動作比較説明図で
あり、第７図は走査ラインの情報量が少ない場合、第８
図は走査ラインの情報量が多い場合を示すものである。

各図に於いて、ａは従来例の走査タイミング、Ａは４ラ
インメモリ方式、Ｂは従来例の２ラインメモリ方式、Ｃ
は本発明の方式を示す。

走査ラインの情報量が少ない場合は、従来は第７図のａ
に示すように、例えば１０ｍ５ｅｃの周期で走査が行な
われ、４ラインメモリ方式に於いては、第１、第２の走
査ラインの画信号がＡ１で示すように、それぞれ第１、
第２のメモリに蓄積され、斜線を施した時間で符号化処
理が行なわれ、次の第３、第４の走査ラインの画信号が
Ａ２で示すように、それぞれ第３、第４のメモリに蓄積
され、斜線を施した時間で符号化処理が行なわれ、Ａ３
で示すように直ちに送出され、同図ａの走査周期に従っ
て読取走査が行なわれることになる。

又従来の２ラインメモリ方式は、第１、第２の走査ライ
ンの画信号がＢ１で示すようにそれぞれ第１、第２のメ
モリに蓄積され、斜線を施した時間で符号化処理が行な
われ、Ｂ２で示すように送出され、符号化処理の終了で
第１、第２のメモリが空になってから、次の走査周期で
第３、第４の走査ラインの画信号が第１、第２のメモリ
に蓄積されることになる。

従って４ラインメモリ方式に比較して１走査周期分原稿
の給送を遅くしなければならないことになる。

一方本発明に於いては、Ｃ１で示すように、休止期間を
有する走査周期であり、第１、第２の走査ラインの画信
号が第１、第２のメモリに蓄積され、斜線を施した時間
で符号化処理が行なわれてバッファメモリに加えられる
。

情報量が少ない場合に、走査の休止期間内に符号化処理
が可能となるので、次の走査周期で読取走査が可能とな
り、無駄時間が生じることはなくなる。

又バッファメモリからはＣ３で示すように送出される。

走査ラインの情報量が多い場合は、第８図に示すように
、４ラインメモリ方式に於いては、第１、第２のメモリ
の画信号の符号化処理が終了してから、第３、第４のメ
モリの画信号の符号化処理が行なわれ、帯域圧縮された
信号はＡ３で示すように連続的に送出され、読取走査は
例えば２走査周期をおいて行なわれることになる。

又従来の２ラインメモリ方式に於いては、符号化処理に
要する時間が長くなることにより、Ｂ１で示すように、
例えば４走査周期をおいて読取走査が行なわれることに
なる。

一方本発明に於いては、符号化処理による信号をバッフ
ァメモリに加える為、高速で符号化することができ、走
査の休止期間内で符号化処理ができないような情報量の
多い場合に於いても、例えば１走査周期をおいて読取走
査を行なうことができ、これはＡで示す４ラインメモリ
方式と殆んど同じ速度で読取走査が可能となることを示
すものである。

以上説明したように、本発明は、読取走査期間Ｔ１と休
止期間Ｔ２とからなる走査周期で走査部を動作させ、帯
域圧縮回路４で符号化処理した信号をバッファメモリ５
に加えるもので、走査ラインの情報量が少ない場合は、
休止期間Ｔ２内で符号化処理が行なわれるので、次の走
査周期に於いて読取走査が行なわれ、又情報量が多い場
合は、バッファメモリ５の内容が満杯又はそれに近い状
態となるから、その場合は帯域圧縮回路４による符号化
処理を中断し、それにより画情報の誤り発生を防止する
ことができ、バッファメモリ５から符号化された画情報
が所定の速度で送出され、符号化処理の終了により次の
走査周期に於いて読取走査が行なわれるので、２ライン
メモリ方式にも拘らず、４ラインメモリ方式に匹敵する
読取走査の速度とすることができる。

又バッファメモリも僅かな容量で充分であって、特に価
格が増大するようなこともない利点がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック線図、第２図は走査
部と走査制御回路とのブロック線図、第３図はその動作
説明図、第４図は２ラインメモリ回路、帯域圧縮回路、
バッファメモリ、制御回路のブロック線図、第５図はメ
モリ制御回路の要部ブロック線図、第６図はその動作説
明図、第７図及び第８図は従来の４ラインメモリ方式及
び２ラインメモリ方式と本発明の詳細説明図である。 １は走査部、２は走査制御回路、３は２ラインメモリ回
路、４は帯域圧縮回路、５はバッファメモリ、６は制御
回路、Ｔは回線制御回路、８はモデム、９は伝送路であ
る。

Claims (1)

【特許請求の範囲】
1. １ 読取走査を行なう走査部、該走査部により読取られ
   たそれぞれ１走査ラインの画信号を蓄積する第１及び第
   ２のラインメモリ、該第１及び第２のラインメモリにそ
   れぞれ画信号が蓄積されたことにより該第１及び第２の
   ラインメモリから同時に読出した画信号の符号化処理を
   行なう帯域圧縮回路、該帯域圧縮回路により符号化され
   た信号を加えるバッファメモリを具備し、前記走査部は
   、読取走査期間と休止期間とからなる走査周期に従って
   動作し、前記休止期間に前記帯域圧縮回路により符号化
   処理を開始し、前記第１及び第２のラインメモリの内容
   が空になった条件で次の読取走査期間に読取走査を行な
   い、且つ前記バッファメモリが満杯又は満杯に近い状態
   になったとき前記帯域圧縮回路に於ける符号化処理を中
   断させることを特徴とする画情報処理方式。