JPS6113636B2

JPS6113636B2 -

Info

Publication number: JPS6113636B2
Application number: JP55126193A
Authority: JP
Inventors: Josefu Rooraa Jooji; Maikeeru Piasu Chaarusu
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1979-11-29
Filing date: 1980-09-12
Publication date: 1986-04-14
Also published as: JPS5679371A; US4344152A; EP0029923A1; EP0029923B1; DE3070126D1; CA1148259A

Description

【発明の詳細な説明】〔本発明の技術分野〕本発明は光学走査システムに関し、更に具体的
にはそのようなシステムで使用されるバツフア・
メモリ制御回路に関する。

〔先行技術〕

ユニバーサル・プロダクト・コード（UPC）
又は類似のバーコード・ラベルを読取る従来のス
キヤナでは、製品で読取り窓を横切らせ、ラベル
を貼つた製品を何度となくコヒーレント光のビー
ムで掃引する。読取り窓を通して反射された光
は、ビームによつて掃引された表面領域の反射特
性の関数としてその強度を変える。反射光が光電
増倍管又はフオトダイオードによつてアナログ電
気信号に変換されると、その信号は正及び負のピ
ークを有する不規則な正弦曲線になる。ビームが
実際にラベルを横切つている時、信号の正及び負
の部分の長さは、バーコードの明暗部分の幅に比
例している。ラベルを貼られた製品は比較的多く
の印刷記号及び図形などを有するので、バーコー
ド・ラベルを読取る作業は複雑となる。製品が走
査されると、印刷記号及び図形は同様に不規則な
正弦信号を発する。スキヤナはラベルによつて生
じた正弦信号と印刷記号等によつて生じた意味の
ない信号とを識別しなければならない。

デコードされねばならない生データの量を最小
にするため、システムは信号選択回路を含む。こ
の回路は、スキヤナ信号がバツフア・メモリへロ
ードされている時、その信号を１時に１ワードず
つ検査する。その検査によつて、バツフア・メモ
リがラベル情報を含むことが予測されると、バツ
フア・メモリの内容は、それを詳細に分析するた
め、通常割込みルーチンを介してプロセツサへゲ
ートされる。次いで、空になつたバツフアは、新
しく受取られたスキヤナ信号をロードされる。信
号選択回路によつて実行される論理テストは大ま
かなものである。即ち、それはプロセツサによつ
て実行されるテストよりも厳密ではない。信号選
択回路に大まかな論理テストのみを実行させるこ
とによつて、そのハードウエアのコストを節減す
ることができる。更に大切なことに、粗いテスト
を実行することによつて、有効なラベルが認識か
ら洩れる事態を少なくすることができる。

しかし信号選別の過程は粗い性格を有するか
ら、誤つた（又は矛盾する）信号が識別されるこ
とも起る。

もしスキヤナが１種のバーコード・ラベルのみ
を読取るように使用されるのであれば、誤つた
（又は矛盾する）信号表示を処理するように信号
選択回路を設計することができる。しかし、実際
には、異つたバーコード・フオーマツトが使用さ
れており、更に提案されている。その中には、異
つたUPCの仕様や、EAN（European Article
Number）コードなどがある。

種々の異つつた信号選択回路を設計することが
理論的に可能であるが、それらの各々は唯１種の
コードをテストできるに過ぎないから、この方法
はあまり良い方法とは云えない。

他の方法は粗いテストを全然実行しないか、又
はそれを最低限に抑えることである。この場合、
スキヤナによつて与えられた生データの全て、又
はその大部分がプロセツサへ送られ、厳密な分析
がなされる。この方法の欠点は、スキヤナの動作
中に発生した有効なラベル・データ（これは比較
的少量である）を取出すために、大量の生データ
（その大部分は意味がない）をふるいわけねばな
らないから、かなりのプロセツサ時間を消費する
ことである。プロセツサはデコーデイング・タス
クの外に他の管理又は計算タスクを実行するよう
に使用されるのが常であるから、システムの応答
時間は不必要に低下する。許容できる応答時間を
得るためには、高価かつ強力なプロセツサが必要
となろう。

〔本発明の要約〕

本発明は、スキヤナによつて発生された大部分
の意味のない生データを放棄することができる
が、信号選択論理回路によつて識別されたラベル
可能信号の全てを保存してそれを後にプロセツサ
へ転送できるようなバツフア・メモリ制御回路に
関する。

本発明に従つて構成された制御回路は、複数の
データ記憶装置と組合せて使用される。データ記
憶装置の選択された１個は常にアクチブである。
即ち、その記憶装置は順次に受取られるデータ・
ユニツト（data unit）を記憶するように条件づ
けられている。制御回路は、順次に受取られるデ
ータ・ユニツトを検査して、ある数のデータ・ユ
ニツトが所定の基準を満たした時、ラベル可能信
号を発生する手段を含んでいる。更に制御回路
は、上記ある数に至るまでデータ・ユニツトを計
数し、ラベル可能信号が発生されるまで、上記計
数値を保持する手段を含んでいる。上記ある数を
超える第２の計数値に達すると、それに応答し
て、それまでアクチブでなかつたデータ装置を条
件付け、それ以後のデータ・ユニツトを受取らせ
るスイツチング手段が設けられている。それまで
アクチブであつたデータ記憶装置に記憶されてい
たデータは、プロセツサへ送られて分析される。

〔実施例の説明〕

第１図を参照すると、本発明を実施してよいラ
ベル読取りシステムはラベル・スキヤナ１０を含
む。スキヤナ１０は通常形のものであつてよい
が、レーザ・ビーム源、レーザ・ビームを使用し
て走査パターンを発生するビーム偏向素子、反射
光の強度の関数として変動する電気信号を発生す
る信号変換回路、不規則な正弦波形から一連の方
形波パルスを発生するパルス形成回路を含むこと
が望ましい。

ラベル・スキヤナ１０によつて発生されたパル
ス・トレインは変移検出器１２及びパルス幅カウ
ンタ１４へ与えられる。変移検出器１２の機能
は、各々の正又は負のパルスの前縁においてタイ
ミング信号を与えることである。パルス幅カウン
タ１４は、各パルスの幅によつて決定される値を
有する２進ワードを発生する。パルス幅カウンタ
１４は、高周波クロツクによつて駆動される２進
カウンタを含むことが望ましい。２進カウンタは
各パルスの前縁で能動化され、後縁で無能化され
る。累積されたカウント値はパルス幅に正比例す
る。パルス幅カウンタ１４の出力に与えられた２
進信号（又はワード）はケーブル１６を介して並
列に信号選択論理回路１８へ与えられる。回路１
８の機能は与えられたデータを検査することであ
り、かつ所定数の連続したワードが粗大論理テス
トを満足させる時、その出力にラベル可能信号を
与えることである。当技術分野において、適当な
信号選択論理回路が知られている。例えば、その
ような回路は米国特許第3909787号及び第4086477
号に開示されている。回路１８によつて発生され
た信号はマルチビツト２進信号であつて、ラベル
が発見されたかもしれないこと、及びそのラベル
が走査された方向を指示するものであることが望
ましい。ラベル可能信号はケーブル１６を転送さ
れているデータ・ワードの１つへ付加される。回
路１８で粗大論理テストを完了するには有限の時
間が必要であるから、ラベルであるかもしれない
データ・ブロツクの最後のワードには、ラベル可
能信号は付加されず、１つ又はそれ以上のデー
タ・ワードの数だけそのブロツクを遅らせる。例
えば、データ・ワード１から20までがラベルであ
るかもしれないデータのブロツクを表わすとすれ
ば、ラベル可能信号（データ選択信号）がそのブ
ロツクに続く第２のワード（ワード22）へ付加さ
れる。システムが設計される時、遅延量が決定さ
れる。パルス幅カウンタ１４及び信号選択論理回
路１８から得られた出力の結合されたものは、拡
大されたデータ・ワードとして１対のバツフア・
ロード制御回路２０，２２へ与えられる。回路２
０及び２２の詳細は後に説明する。概説すれば、
これら回路の機能は、ケーブル１６上に与えられ
たデータ・ワードが、２個のバツフア・メモリ２
４，２６（同じものであることが望ましい）のい
ずれかへ記憶されるのを制御することである。バ
ツフア・ロード制御回路２０及び２２はバツフア
選択回路２８の制御の下で動作し、所与の時点
で、入来データをバツフア・メモリ２４及び２６
の１つへ導く。後に詳細に説明するように、バツ
フア選択回路２８は、信号選択論理回路１８及び
変移検出器１２によつて制御される。

バツフア・メモリの１つが十分にロードされ、
ラベルであるかもしれないデータを含むものと決
定された時、バツフア選択回路２８は出力信号を
プロセツサ３０へ与える。同時に、データの損失
を防ぐため、バツフア選択回路２８は入来データ
をそれまでアクチブでなかつたバツフア・メモリ
へ導く。プロセツサ３０はバツフア選択回路２８
からの入力に応答して、十分にロードされたバツ
フア・メモリからデータを転送するようマルチプ
レクサを制御する。

以上説明した回路の動作を要約すると、入来デ
ータ・ワードはバツフア・ロード制御回路の１つ
を介してアクチブなバツフア・メモリへ導かれ、
同時にデータ・ワードは信号選択論理回路１８で
検査されつつある。もしアクチブなバツフア・メ
モリが一杯になると、最も古いデータは新しく受
取られたデータと置き換えられる。アクチブなバ
ツフア・メモリが一杯になり、ラベルであるかも
しれないデータのブロツクを含むことを信号選択
論理回路１８が認識すると、入来するデータ・ワ
ードはそれまでアクチブでなかつたバツフア・メ
モリヘロードされ、プロセツサ３０は、一杯にロ
ードされたバツフア・メモリからマルチプレクサ
３２を介してデータを転送されてもよいことを知
らされる。次いで、プロセツサ３０は、ラベルが
検出されたのかどうかを最終的に決定するため、
もつと厳密なデータの分析を実行する。第２図は
バツフア記憶回路及びバツフア選択回路の詳細な
ブロツク図である。第２図は大体、第１図の点線
部分３４に含まれるエレメントを含む。点線部分
の外で生じた信号は、それが生じた構成要素を示
される。

本発明の実施例において、バツフア・メモリ２
４及び２６はランダム・アクセス又は直接にアド
レス可能なバツフア・メモリであり、その各々は
多数の別個にアドレス可能な記憶ロケーシヨンを
有する。各ロケーシヨンは１個の多ビツト・ワー
ドを記憶することができる。各バツフア・メモリ
における記憶ロケーシヨンの数は、完全なラベル
情報を形成するために必要なワードの数よりも大
きい。バツフア・メモリ２４のためのバツフア・
ロード制御回路２０はアドレス・カウンタ３６を
含む。このアドレス・カウンタはバツフア・メモ
リ２４中のワード記憶ロケーシヨンの数に等しい
カウント容量を有する。アドレス・カウンタ３６
は２入力ANDゲート３８からの出力によつて駆
動される。ANDゲート３８の１つの入力は、フ
リツプ・フロツプ４０の如き双安定装置から与え
られる。フリツプ・フロツプ４０は、パルスがそ
のクロツクＣ入力へ与えられる度に、セツト及び
リセツト状態の間で切換えられる。ANDゲート
３８の第２入力は変移検出器１２から与えられ
る。フリツプ・フロツプ４０がリセツトされた
時、ラベル・スキヤナ１０によつて与えられた信
号で検出された変移はANDゲートを能動化す
る。その結果、アドレス・カウンタ３６は１カウ
ントだけ増進され、バツフア・メモリ２４中の新
しい記憶ロケーシヨンを指示する。ブリツプ・フ
ロツプ４０からのリセツト出力は、更にANDゲ
ート・アレイ４２中の各ANDワードへ与えられ
る。アレイ４２中の全てのANDゲードはフリツ
プ・フロツプ４０からの共通の入力を有するが、
各ANDゲートへの第２入力はケーブル１６に含
まれる導線の１本から与えられる。フリツプ・フ
ロツプ４０がリセツト状態にある限り、ANDゲ
ート・アレイ４２はパルス幅カウンタ１４及び信
号選択論理回路１８によつて与えられたワードを
通す。そのワードが導かれる記憶ロケーシヨン
は、その時点のアドレス・カウンタ３６の出力に
よつて決定される。

バツフア・メモリ２６に対するロード制御回路
も、前述したロード制御回路と実質的に同じであ
る。具体的に説明すると、バツフア・メモリ２６
に対する制御回路は、２入力ANDゲート４６に
よつて駆動されるセルフ・リセツト形のアドレ
ス・カウンタ４４を含む。ロード制御回路は同じ
ように複数のANDゲートを含むアレイ４８を有
する。各ANDゲートはケーブル１６中の異つた
導線へ接続され、かつフリツプ・フロツプ４０へ
共通に接続される。

回路２０及び２２の違いはフリツプ・フロツプ
４０からの補数出力によつて制御されることであ
る。フリツプ・フロツプ４０がリセツト状態にあ
る時、ANDゲート３８及びアレイ４２中のAND
ゲートが能動化されて、バツフア・メモリ２４の
順次にアドレスされたロケーシヨンへデータを記
憶させる。その間、アレイ４８中のANDゲート
とANDゲート４６はフリツプ・フロツプ４０か
ら来る低レベル信号によつて禁止され、バツフ
ア・メモリ２６は入来データから効果的に絶縁さ
れる。フリツプ・フロツプ４０がセツト状態にあ
る時、バツフア・メモリ２６に関連したANDゲ
ートは能動化され、入来データはバツフア・メモ
リ２６の順次にアドレスされたロケーシヨンへ記
憶される。その間、バツフア・メモリ２４に関連
したANDゲートはフリツプ・フロツプ４０のリ
セツト出力の低レベル信号によつて禁止される。

フリツプ・フロツプ４０はバツフア選択回路２
８中の１つの構成要素である。フリツプ・フロツ
プ４０の状態は制御カウンタ５０によつて決定さ
れる。制御カウンタ５０は、バツフア・メモリ２
４及び２６の各々における記憶ロケーシヨンの数
に等しい最大カウント値をとることのできる自己
リセツト形２進カウンタであることが望ましい。
制御カウンタ５０は２入力NDゲート５２によつ
て与えられるパルスによつて刻時される。AND
ゲート５２の１つの入力は、ラベル・スキヤナ１
０から得られた正のパルス又は負のパルスの前縁
を変移検出器１２が検出する度に与えられる。
ANDゲート５２の第２入力は、バツフア選択回
路２８内のORゲート５４から与えられる。ORゲ
ート５４が能動信号又は禁止信号を与える条件は
後に詳細に説明される。

制御カウンタ５０は第１及び第２のカウント論
理回路５６及び５８へ出力を与える。カウント論
理カウント５６及び５８は複数のANDゲートよ
り成るアレイを含み、且ANDゲートは制御カウ
ンタ５０の特定の段へ接続され、それぞれ第１及
び第２のカウント値の時にのみ、正の論理出力信
号を発生するようにされる。第１カウント論理回
路５６の機能は、制御カウンタ５０がラベルであ
るかもしれないデータ（ラベル候補データ）の完
全なブロツクに対応するカウンントに到達したこ
とを認識することである。そのデータには遅延し
た候補選択タグも含まれる。例えば、ラベル候補
データのブロツクとして、バツフア・メモリ２４
及び２６の１つで40個のワードが貯蔵されねばな
らず、候補選択タグが２カウントだけ遅れている
とすれば、第１カウント論理回路５６は42のカウ
ント値を認識するように設計される。

第２カウント論理回路５８の機能は、バツフ
ア・メモリ２４及び２６のワードの最大記憶容量
に対応するカウント値を検出することである。も
しバツフア・メモリ２４及び２６の各々が64個の
ワードを記憶できる容量を有すれば、論理回路５
８は６４のカウント値で正の出力を発生する。線
６０上の信号は64のカウント値が検出された後
に、制御カウンタ５０を初期値（１が望ましい）
へリセツトするために使用される。第２カウント
論理回路５８の出力は、フリツプ・フロツプ４０
へクロツク入力を与え、フリツプ・フロツプ６２
へセツト入力を与え、フリツプ・フロツプ６４へ
セツト入力を与え、フリツプ・フロツプ６６へリ
セツト入力を与える。後に詳細に説明するよう
に、制御カウンタ５０が第２カウント（64）に達
するのは、バツフア・メモリ２４及び２６の１つ
が一杯にロードされ、１ブロツクのラベル候補デ
ータを含む時である。フリツプ・フロツプ６２は
第２カウントに応答してプロセツサ３０へ割込み
信号を与える。それは一杯にロードされたバツフ
アからマルチプレクサ３２を介してプロセツサへ
データを転送させるためである。その転送が完了
すると、フリツプ・フロツプ６２はプロセツサ３
０によつてリセツトされる。

制御カウンタ５０で第１カウント（42）が到達
されると、フリツプ・フロツプ６４は第１カウン
ト論理回路５６の出力によつてリセツトされ、制
御カウンタ５０で第２カウント（62）が到達され
ると、フリツプ・フロツプ６４は論理回路５８の
出力によつてセツトされる。従つて、フリツプ・
フロツプ６４は、制御カウンタ５０の出力が１と
第１カウントとの間にある時、その通常の出力で
高レベル信号を与える。即ち、フリツプ・フロツ
プ６４は１から42までのカウント値の時に通常の
出力で高レベル信号を与え、43から64までのカウ
ント値の時に通常の出力で低レベル信号を与え
る。フリツプ・フロツプ６４の通常の出力はOR
ゲート５４の１つの入力となる。

フリツプ・フロツプ６６は、信号選択論理回路
１８が１ブロツクのラベル候補データを認識した
時にセツトされ、第２カウントに到達した時にリ
セツトされる。フリツプ・フロツプ６６がセツト
又はリセツトされている時間の長さは不定であ
り、１つの動作サイクルから次の動作サイクルま
で幅広く変動する。それはひとえにラベル候補デ
ータが認識される時点による。

一般的に云えば、制御カウンタに関連した論理
構成要素は、ラベル候補データが発見されない
時、カウンタを第１カウント値に対してのみ駆動
させる。入来信号がアクチブなバツフア・メモリ
へロードされている間、カウンタは第１カウント
値に維持される。信号選択論理回路１８がラベル
候補データを認識すると、カウンタ５０は第２カ
ウントに到達するまで各々の入来ワードごとに１
だけ増加される。第２カウントでフリツプ・フロ
ツプ４０が切換えられ、その後に受取られるワー
ドをそれまでアクチブでなかつたバツフア・メモ
リへ導くようにされる。フリツプ・フロツプ６２
がセツトされてプロセツサ３０へ信号を与える
が、この信号は一杯にロードされたバツフア・メ
モリからマルチプレクサ３２を通してデータを読
出させる。

上記の動作モードは第３図に示されるフローチ
ヤートを参照して詳細に説明することができる。

回路動作を説明する助けとして、いくつかの初
期条件を設定する。第１に、バツフア・メモリ２
４及び２６の各々で記憶することのできる最大ワ
ード記憶容量は64ワードであるとする。これは制
御カウンタ５０で達成可能な第２カウントに対応
する。更に、ラベル候補データの１ブロツクは40
ワードで構成され、候補選択タグはそのブロツク
を２ワードだけ遅らせる（即ち、第１カウントは
42に等しい）ものと仮定する。フリツプ・フロツ
プ４０は最初リセツトされており、ANDゲート
３８及びアレイ４２中のANDゲートは部分的に
能動化されている。アドレス・カウンタ３６は最
初１にセツトされていて、バツフア・メモリ２４
中の最初のワード記憶ロケーシヨンがアドレスさ
れている。回路がパワーを与えられると、変移検
出器１２は変移を連続的に監視する（ブロツク６
８）。変移が検出されるまで、何の動作も生じな
い。変移が検出されると、入来ワードがアレイ４
２を介してバツフア・メモリ２４中の最初の記憶
ロケーシヨンへ転送される（ブロツク７０）。検
出された変移はANDゲート３８を介してアドレ
ス・カウンタ３６へ送られ、アドレス・カウンタ
が１だけ増進される（ブロツク７２）。

もし制御カウンタ５０が42より少なければ、そ
れは１だけ増加され、プロセスが繰返される（ブ
ロツク７４，７６）。最初の変移が生じた後に、
制御カウンタ５０及びアドレス・カウンタ３６は
共に１であり、バツフア・メモリ２４に１ワード
が記憶されている。

上記のルーチンは入来信号の各々の変移につい
て繰返され、制御カウントが少なくとも42になる
まで（ブロツク７４で）続く。制御カウント42に
なると、ブロツク７８のデシジヨンがなされる。
それは制御カウントが42より大きいか又はそれに
等しく、64よりも小さいかどうかを決定する。も
し制御カウントがこの範囲にあれば、ブロツク８
０で、ラベル候補が発見されたかどうかを検査し
なければならない。ラベル候補が検出されなけれ
ば、ルーチンが再び始まる。しかし、現在の計数
サイクル（即ち、カウント１から現在のカウント
まで）でラベル候補が発見されれば、ルーチンが
再開される前に、制御カウントが増進される（ブ
ロツク７６）。

上記のステツプは、ブロツク７８で制御カウン
トが64に等しくなつたことを検出されるまで繰返
される。制御カウントが64になると、それは一杯
にロードされたバツフア・メモリが少なくともラ
ベル候補データ・ワードを含むことを示す。制御
カウントは線６０のループによつて１へリセツト
される（ブロツク８２）。フリツプ・フロツプ４
０がセツトされて、バツフア・メモリ２６のため
のバツフア・ロード制御回路２２が能動化される
（ブロツク８４）。同時にフリツプ・フロツプ６２
がセツトされ、プロセツサ３０へ信号が与えられ
る。これによつて、一杯にロードされたバツフ
ア・メモリ２４からデータが転送される（ブロツ
ク８６）。

バツフア・メモリ２４又は２６のいずれがアク
チブであるかに従つて、上述のバツフア・ローデ
イング・サイクルが繰返される。ここで注意すべ
きことが１つある。制御カウンタ５０は、それが
カウント４２に達する前に候補選択パルスが発生
されない限り、カウント４２に維持されるが、デ
ータ・ワードは循環的にバツフア・メモリに書き
続けられることである。その時、最も新しいデー
タは最も古いデータを保持する記憶ロケーシヨン
へ書かれる。制御カウンタ５０は、現在の制御カ
ウント・サイクルの間に候補選択パルスが発生さ
れる場合にのみ、カウント値42を超えてカウント
するように能動化される。

第３図のフローチヤートでは、説明の便宜上、
全ての動作は逐次に実行されるものと仮定してい
る。この仮定は、本発明が汎用プロセツサのプロ
グラミングによつて実施される場合に正しいと云
える。しかし、本発明がハードウエア構成要素に
よつて実施される場合、動作は順次ではなく同時
に実行されてよい。例えば、ブロツク７４及び７
８によつて実行される制御カウントの検査は、プ
ログラム化されたシステムでは順次的であるが、
ハードウエア構成要素によつて構成されたシステ
ムでは同時的である。

第４図は１つのバツフア・ローデイング・サイ
クルにおける入来データ（ワード）、候補選択パ
ルス、制御カウンタ５０及びアドレス・カウンタ
３６又は４４におけるカウント値を示す。第４図
において、正のパルスの各々はバーコード・ラベ
ルにおける黒のバーを表わし、負のパルスの各々
は白のバー（又はスペース）を表わすものとす
る。制御カウント及び選択されたバツフア・メモ
リのアドレス・カウントは、制御カウントが第１
のカウント値（42）に達するまでは、受取られた
データ・ワードの数に従う。もしその時点まで
に、候補選択パルスが発生されなければ、ORゲ
ート５４への２つの入力は低になり、ANDゲー
ト５２は禁止される。即ち、ANDゲート５２は
それ以後のパルスが制御カウンタ５０へ与えられ
るのを禁止する。バツフア・メモリ２４のアドレ
ス・カウンタ３６は変移が起る度に増加され続
け、バツフア・メモリ２４の最も古いデータは最
も新しい入来データによつて重ねられる。

最終的に候補選択パルスが発生されると、フリ
ツプ・フロツプ６６がセツトされ、ORゲート５
４の出力は高（能動）レベルにされる。従つて、
制御カウンタ５０は42のカウント値から変移の計
数を再開する。制御カウントが64に達するまで、
入来データ・ワードはバツフア・メモリへ与えら
れ続け、最も古いデータが重ね書きされている。
制御カウントが64に達すると、フリツプ・フロツ
プ４０がトグルされ、それまでアクチブでなかつ
たバツフア・メモリ２６に関連したANDゲート
へ能動信号が与えられ、今や一杯にロードされた
バツフア・メモリ２４に関連したANDゲートへ
禁止信号が与えられる。バツフア・メモリ２６の
アドレス・カウンタ４４は、スタート・アツプ時
点又はメモリの内容がプロセツサ３０へ与えられ
た後に、１へセツトされる。制御カウンタも線６
０上のループ信号によつて１へリセツトされる。
従つて、制御カウント及びバツフア・アドレス・
カウントは、最初の42個のデータ・ワードがバツ
フア・メモリ２６へ与えられるのを追跡する。バ
ツフア・メモリ２６がロードされている間、バツ
フア・メモリ２４の内容はマルチプレクサ３２を
介してプロセツサ３０へ転送される。

バツフア・メモリ２６の記憶制御過程はバツフ
ア・メモリ２４の場合と実質的に同一である。信
号選択論理回路１８が１と42との間のどこかにあ
るワード・カウントでフリツプ・フロツプ６６を
セツトして、ロードされているバツフア・メモリ
がラベル候補データを含むことを示さない限り、
制御カウンタ５０はカウント42まで計数しそこで
ストツプする。最初の42のカウントまでに候補選
択パルスが回路１８によつて発生されないと、制
御カウンタ５０はカウント値42を保持し続ける
が、データ・ワードはバツフア・メモリ２６へ書
き続けられる。その場合、最も新しいワードは最
も古いデータと置き換えられる。計数が再開され
るのは、候補選択パルスがフリツプ・フロツプ６
６をセツトした時のみである。

２個のバツフア・メモリを使用したことの利点
は明らかである。バツフア・メモリの１個の十分
にロードされ、ラベル候補データを含むことが発
見された時にのみ、プロセツサ３０が割込まれて
デコーダ・サービスを与える。十分にロードされ
たバツフア・メモリがラベル候補データを含まな
いか、ラベル候補データを含むバツフア・メモリ
が部分的にロードされている時には、割込みは生
じない。更に、第１のバツフア・メモリにラベル
候補データが含まれることを発見された時、入来
データを第２のバツフア・メモリへ配向すること
ができるので、ラベル候補データに重複が生じる
ことがあつても、データが失われることはない。

【図面の簡単な説明】

第１図は本発明を組込んだ走査システムのブロ
ツク図、第２図は本発明に従つて構成されたバツ
フア・メモリ制御回路の構成要素の詳細ブロツク
図、第３図はバツフア・メモリ制御回路の動作を
説明するのに適したフローチヤート、第４図は１
つのラベル候補を検出する間に発生される波形及
びカウントを示すグラフである。２０，２２……バツフア・ロード制御回路、２
４，２６……バツフア・メモリ、２８……バツフ
ア選択回路、３６，４４……アドレス・カウン
タ、４２，４８……ANDゲート・アレイ、４
０，６２，６４，６６……フリツプ・フロツプ、
５６……第１カウント論理回路、５８……第２カ
ウント論理回路、５０……制御カウンタ。

Claims

【特許請求の範囲】１バーコード以外の模様を含むことのある被検
査対象を走査して得た継続したデータ・ユニツト
を粗検査し、バーコードに対応した正規のデー
タ・ユニツトかどうかを調べ、上記データユニツ
トのうちこの粗検査にパスしたものを後段の精密
検査手段に供給するバーコード読取装置におい
て、上記データ・ユニツトを順次受け取つて検査
し、所定数のデータ・ユニツトが上記粗検査用の
所定基準を満足させるときに信号を発生する手段
と、複数個のデータ記憶手段であつて、条件付けに
より選択された１個が上記データ・ユニツトを順
次受け取つて、上記所定数より個数が大の記憶ロ
ケーシヨンに記憶し、かつ新しく記憶するデー
タ・ユニツトで古いデータ・ユニツトを更新して
いくようにしたものと、上記所定数のカウント値になるまでデータ・ユ
ニツトを計数し、上記信号が発生された時のみ、
上記所定数を超えて計数を続行する手段と、上記所定数より大きく、かつ上記記憶ロケーシ
ヨンの個数以下の第２のカウント値に応答してそ
れまで選択されていなかつたデータ記憶手段を条
件付け、続くデータ・ユニツトをそれに受け取ら
せ、さらにいままで記憶を行つていたデータ記憶
手段に記憶されているデータ・ユニツトを上記精
密検査手段に供給する切換手段とを有することを
特徴とするバーコード読取装置用データ記憶制御
回路。