JPS62265855A - イメ−ジスキヤナ制御装置 - Google Patents
イメ−ジスキヤナ制御装置Info
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- JPS62265855A JPS62265855A JP61109194A JP10919486A JPS62265855A JP S62265855 A JPS62265855 A JP S62265855A JP 61109194 A JP61109194 A JP 61109194A JP 10919486 A JP10919486 A JP 10919486A JP S62265855 A JPS62265855 A JP S62265855A
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- Japan
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- line buffer
- reading
- signal
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- 230000015654 memory Effects 0.000 claims abstract description 28
- 238000011094 buffer selection Methods 0.000 abstract description 8
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 3
- 241001365914 Taira Species 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/40056—Circuits for driving or energising particular reading heads or original illumination means
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は感度の良くないイメージセンサを使用したとき
でも走査速度が低下しないようにしたイメージスキャナ
制御装置に関する。
でも走査速度が低下しないようにしたイメージスキャナ
制御装置に関する。
従来のイメージスキャナ装置として、例えば、ＣＯＤ等
の一次元の複数個の密着型イメージセンサを備えたもの
がある。第５図は２個のイメージセンサＡ、Ｂを備えた
イメージスキャナ装置によって読み取られる場合を示し
、ライン１については、主走査方向にセンサＡがＯ２１
，２−・−・Ｎ−１を順に読み取り、センサＢがＮＳＮ
＋１、Ｎ＋２−・−１Ｍ−１を順に読み取る。ライン１
の読み取りが終了すると、副走査方向にライン２．３．
４−−−−−−−にらいて、ライン１と同じようにして
２個のセンサＡ、Ｂで分担しながら読み取って行く。
の一次元の複数個の密着型イメージセンサを備えたもの
がある。第５図は２個のイメージセンサＡ、Ｂを備えた
イメージスキャナ装置によって読み取られる場合を示し
、ライン１については、主走査方向にセンサＡがＯ２１
，２−・−・Ｎ−１を順に読み取り、センサＢがＮＳＮ
＋１、Ｎ＋２−・−１Ｍ−１を順に読み取る。ライン１
の読み取りが終了すると、副走査方向にライン２．３．
４−−−−−−−にらいて、ライン１と同じようにして
２個のセンサＡ、Ｂで分担しながら読み取って行く。
この読み取りによって得られたビデオ信号は、例えば、
２値化されてバッファメモリ（図示せず）に記憶された
後信号処理部（図示せず）へ出力されて所定の信号処理
を受ける。
２値化されてバッファメモリ（図示せず）に記憶された
後信号処理部（図示せず）へ出力されて所定の信号処理
を受ける。
しかし、従来のイメージスキャナ装置によれば、イメー
ジセンサとして怒度の良いＣＣＤ等の読取素子を使用す
るときは１００ｎ ｓｅｃ程度の高いクロック周波数で
読み取ることができるけれどもアモルファスシリコン等
の怒度の良くない読取素子を使用すると、２５０ ｎ５
ｅｃ程度の低いクロック周波数で読み取りを行わなけれ
ばならないため、走査速度が低下するという不都合があ
る。
ジセンサとして怒度の良いＣＣＤ等の読取素子を使用す
るときは１００ｎ ｓｅｃ程度の高いクロック周波数で
読み取ることができるけれどもアモルファスシリコン等
の怒度の良くない読取素子を使用すると、２５０ ｎ５
ｅｃ程度の低いクロック周波数で読み取りを行わなけれ
ばならないため、走査速度が低下するという不都合があ
る。
本発明は上記に鑑みてなされたものであり、イメージセ
ンサとして怒度の良くない読取素子を使用した場合でも
走査速度が低下しないようにするため、複数のイメージ
センサに対応してラインバッファメモリを少なくとも２
群に分けて設け、これらのラインバッファメモリの一方
の書き込み時に他方から読み出し、この書き込みと読み
出しを交互あるいは順番（３群以上の場合）に行うとと
もに続出速度を前記イメージセンサの読取速度より大に
したイメージスキャナ制御装置を提供するものである。
ンサとして怒度の良くない読取素子を使用した場合でも
走査速度が低下しないようにするため、複数のイメージ
センサに対応してラインバッファメモリを少なくとも２
群に分けて設け、これらのラインバッファメモリの一方
の書き込み時に他方から読み出し、この書き込みと読み
出しを交互あるいは順番（３群以上の場合）に行うとと
もに続出速度を前記イメージセンサの読取速度より大に
したイメージスキャナ制御装置を提供するものである。
以下、本発明によるイメージスキャナ制御装置を詳細に
説明する。
説明する。
第１図は本発明の一実施例を示し、各ラインを分割して
読み取る例えば、アモルファスシリコンより成る第１お
よび第２のイメージセンサ１．２と、イメージセンサ１
．２の読み取ったビデオ信号をアナログ値からディジタ
ル値に変換するＡ／Ｄコンバータ３．４と、Ａ／Ｄコン
バータ３．４から出力されるビデオ信号（ディジタル値
）を後述するラインバッファメモリ１１あるいは１２、
およびラインバッファメモリ２１あるいは２２へ出力す
るバッファ選択回路５．６と、所定のタイミングに基づ
いて一方の書き込み時に他方から読み出され、かつ、書
き込みと読み出しが交互に行われる２群に分けられたラ
インバッファメモリ１１．２１および１２．２２と、所
定のタイミングに基づいて所定のラインバッファメモリ
１１．１２．２１．２２を選択してビデオ信号の読み出
しを行わせるバッファ選択回路７より構成されている。
読み取る例えば、アモルファスシリコンより成る第１お
よび第２のイメージセンサ１．２と、イメージセンサ１
．２の読み取ったビデオ信号をアナログ値からディジタ
ル値に変換するＡ／Ｄコンバータ３．４と、Ａ／Ｄコン
バータ３．４から出力されるビデオ信号（ディジタル値
）を後述するラインバッファメモリ１１あるいは１２、
およびラインバッファメモリ２１あるいは２２へ出力す
るバッファ選択回路５．６と、所定のタイミングに基づ
いて一方の書き込み時に他方から読み出され、かつ、書
き込みと読み出しが交互に行われる２群に分けられたラ
インバッファメモリ１１．２１および１２．２２と、所
定のタイミングに基づいて所定のラインバッファメモリ
１１．１２．２１．２２を選択してビデオ信号の読み出
しを行わせるバッファ選択回路７より構成されている。
以上の構成において、第２図のタイムチャートに基づい
てその操作を説明する。
てその操作を説明する。
まず、スキャンニングの操作が指令されると（Ｌｏ）、
第１および第２のイメージセンサ１．２がライン１の読
み取りを分担して開始する。読み取り速度は、例えば、
２５ Ｑ ｎ５ｅｃの低いクロック周波数に基づいて行
われ、読み取られたビデオ信号はＡ／Ｄコンバータ３．
７１でディジタル値に変換される。ディジクル化された
ビデオ信号はバッファ選択回路５．６で選択されたライ
ンバッファメモリ１１．２１に書き込まれる（１．〜ｔ
ｚ）。ここで、Ｗは書き込みを、Ｌ、はライン１を意味
している。ライン１の読み取りおよび書き込みが終了す
ると、ライン２の読み取りが開始され、前述したＡ／Ｄ
コンバータ３．４およびバッファ選択回路５．６を介し
てラインバッファメモリ１２．２２にビデオ信号が書き
込まれる（ｔｚ〜ｔｓ）。この書き込みの開始と同時に
バッファ選択回路７がラインバッファメモリ１１を選択
して先に書き込んだライン１のビデオ信号を読み出して
後段の信号処理部（図示せず）へ出力する（１：＋−１
１）。この出力は前述のクロック周波数の２倍の、例え
ば、１２５ ｎ５ｅｃのクロック周波数に基づいた速度
で行われる。次に、ラインバッファメモリ２１が選択さ
れてライン１の残りのビデオ信号が読み出される（ｔｎ
〜ｔｓ）。ここでＲは読み出しを、Ｌ２はライン２を意
味している。以下、ｔ６〜ｔ１１に示すように、ライン
３、ライン４の書き込み、ライン２、ライン３の読み出
しが交互に行われる。ここで、Ｌ３．Ｌ４はライン３、
ライン４を意味している。
第１および第２のイメージセンサ１．２がライン１の読
み取りを分担して開始する。読み取り速度は、例えば、
２５ Ｑ ｎ５ｅｃの低いクロック周波数に基づいて行
われ、読み取られたビデオ信号はＡ／Ｄコンバータ３．
７１でディジタル値に変換される。ディジクル化された
ビデオ信号はバッファ選択回路５．６で選択されたライ
ンバッファメモリ１１．２１に書き込まれる（１．〜ｔ
ｚ）。ここで、Ｗは書き込みを、Ｌ、はライン１を意味
している。ライン１の読み取りおよび書き込みが終了す
ると、ライン２の読み取りが開始され、前述したＡ／Ｄ
コンバータ３．４およびバッファ選択回路５．６を介し
てラインバッファメモリ１２．２２にビデオ信号が書き
込まれる（ｔｚ〜ｔｓ）。この書き込みの開始と同時に
バッファ選択回路７がラインバッファメモリ１１を選択
して先に書き込んだライン１のビデオ信号を読み出して
後段の信号処理部（図示せず）へ出力する（１：＋−１
１）。この出力は前述のクロック周波数の２倍の、例え
ば、１２５ ｎ５ｅｃのクロック周波数に基づいた速度
で行われる。次に、ラインバッファメモリ２１が選択さ
れてライン１の残りのビデオ信号が読み出される（ｔｎ
〜ｔｓ）。ここでＲは読み出しを、Ｌ２はライン２を意
味している。以下、ｔ６〜ｔ１１に示すように、ライン
３、ライン４の書き込み、ライン２、ライン３の読み出
しが交互に行われる。ここで、Ｌ３．Ｌ４はライン３、
ライン４を意味している。
このように、イメージセンサ１．２の読み取りおよびそ
の書き込みは低いクロック周波数で行われるが、書き込
みと読み出しを分けて読み出しを高いクロック周波数で
行うようにしたので、スキャナ装置として走査速度が低
下することはない。
の書き込みは低いクロック周波数で行われるが、書き込
みと読み出しを分けて読み出しを高いクロック周波数で
行うようにしたので、スキャナ装置として走査速度が低
下することはない。
第３図は本発明の他の実施例を示し、４つのイメージセ
ンサＡ、Ｂ、ＣＳＤのビデオイ言号（Ａ／Ｄ変換された
もの）をシリアルに入力してパラレルに出力するシフト
レジスタ３１Ａ、３１Ｂ、３１Ｇ、３１Ｄと、シフトレ
ジスタ３１Ａ〜３１Ｄのパラレル信号をラッチするラッ
チ回路３２Ａ、３２Ｂ、３２Ｃ５３２Ｄと、パストラン
シーバ３３Ａ、３３Ｂを介してビデオ信号の書き込みと
読み出しを行うラインバッファメモリ３４Ａ、３４Ｂと
、セレクト信号によってマルチプレクサ３５が選択した
パスの信号をパラレルに入力してシリアルに出力するＰ
／Ｓ変換回路３６と、Ｐ／Ｓ変換回路３６のシリアル信
号を入力する出力回路３７を有する。
ンサＡ、Ｂ、ＣＳＤのビデオイ言号（Ａ／Ｄ変換された
もの）をシリアルに入力してパラレルに出力するシフト
レジスタ３１Ａ、３１Ｂ、３１Ｇ、３１Ｄと、シフトレ
ジスタ３１Ａ〜３１Ｄのパラレル信号をラッチするラッ
チ回路３２Ａ、３２Ｂ、３２Ｃ５３２Ｄと、パストラン
シーバ３３Ａ、３３Ｂを介してビデオ信号の書き込みと
読み出しを行うラインバッファメモリ３４Ａ、３４Ｂと
、セレクト信号によってマルチプレクサ３５が選択した
パスの信号をパラレルに入力してシリアルに出力するＰ
／Ｓ変換回路３６と、Ｐ／Ｓ変換回路３６のシリアル信
号を入力する出力回路３７を有する。
以上の構成に加えて、書き込みアドレス信号を出力する
書き込みアドレスカウンタ３８と、読み出しアドレス信
号を出力するデータリードジェネレータ３９と、書き込
みおよび読み出しのアドレス信号を選択してラインバッ
ファメモリ３４Ａ、３４Ｂに与えるマルチプレクサ−４
ＯＡ、４０Ｂと、所定の演算等に基づいて後述する書き
込みおよび読み出し操作に加えて各回路の操作を制御す
るＣＰＵ４１と、ＣＰＵ４１との間にデータ、コマンド
等の人出力を行う人出力インターフェース４２と、ＣＰ
Ｕ４１からの縮小の指令に基づいて縮小信号を出力する
縮小パターンジェネレータ４３と、縮小信号に基づいて
データの間引きを行って縮小するアンド回路４４と、後
述するクロックＡ、ＥＳＣ，Ｄを発生するクロックジェ
ネレータ４５と、書き込みおよび読み出し信号を反転す
るインバータ４６を有している。
書き込みアドレスカウンタ３８と、読み出しアドレス信
号を出力するデータリードジェネレータ３９と、書き込
みおよび読み出しのアドレス信号を選択してラインバッ
ファメモリ３４Ａ、３４Ｂに与えるマルチプレクサ−４
ＯＡ、４０Ｂと、所定の演算等に基づいて後述する書き
込みおよび読み出し操作に加えて各回路の操作を制御す
るＣＰＵ４１と、ＣＰＵ４１との間にデータ、コマンド
等の人出力を行う人出力インターフェース４２と、ＣＰ
Ｕ４１からの縮小の指令に基づいて縮小信号を出力する
縮小パターンジェネレータ４３と、縮小信号に基づいて
データの間引きを行って縮小するアンド回路４４と、後
述するクロックＡ、ＥＳＣ，Ｄを発生するクロックジェ
ネレータ４５と、書き込みおよび読み出し信号を反転す
るインバータ４６を有している。
以上の構成において、第４図のクロックＡ１Ｂ、Ｃ，Ｄ
に基づいてその操作を説明すると次の通りである。
に基づいてその操作を説明すると次の通りである。
センサＡ、Ｂ、Ｃ，Ｄが２５０ ｎ５ｅｃの周期のクロ
ックＡに基づいて所定のラインを分割して読み取ると、
そのクロックＡに基づいて対応するシフトレジスタ３１
Ａ〜３１Ｂにシリアルに入力する。８ビツトのシリアル
信号がシフトレジスト３１Ａ〜３１Ｄに入力すると、ク
ロックＡの１／８の周波数のクロックＢに基づいてパラ
レル信号としてう・ノチ回路３２Ａ〜３２Ｄにラッチさ
れる。ラッチ回路３２Ａ〜３２Ｄのラッチ信号はクロッ
クへの１７２の周波数のクロックＣに基づいて書き込み
アドレスカウンタ３８が発生する書き込みアドレス信号
によってアドレスを指定され（マルチプレクサ４０Ａを
介して）、順次時分割によってラインバッファメモリ３
４Ａに格納される（パストランシーバ３３Ａを介して）
。当然、このとき、パストランシーバ３３Ａおよびマル
チプレクサ４０Ａは書き込み信号を受けている。
ックＡに基づいて所定のラインを分割して読み取ると、
そのクロックＡに基づいて対応するシフトレジスタ３１
Ａ〜３１Ｂにシリアルに入力する。８ビツトのシリアル
信号がシフトレジスト３１Ａ〜３１Ｄに入力すると、ク
ロックＡの１／８の周波数のクロックＢに基づいてパラ
レル信号としてう・ノチ回路３２Ａ〜３２Ｄにラッチさ
れる。ラッチ回路３２Ａ〜３２Ｄのラッチ信号はクロッ
クへの１７２の周波数のクロックＣに基づいて書き込み
アドレスカウンタ３８が発生する書き込みアドレス信号
によってアドレスを指定され（マルチプレクサ４０Ａを
介して）、順次時分割によってラインバッファメモリ３
４Ａに格納される（パストランシーバ３３Ａを介して）
。当然、このとき、パストランシーバ３３Ａおよびマル
チプレクサ４０Ａは書き込み信号を受けている。
次のラインがイメージセンサＡ−Ｄによって読み取られ
ると、クロックＡによってシフトレジスタ３１Ａ〜３１
Ｄに人力し、クロック已によってラッチ回路３２Ａ〜３
２Ｄにラッチされる。ラッチされたパラレル信号は読み
出し信号のインバータ４６の反転に基づいてラインバッ
ファメモリ３４Ｂの方に格納される。この格納操作はラ
インバッファメモリ３４Ａのときと同じであり、クロッ
クＣに基づく書き込みアドレスカウンタ３８のアドレス
信号によてつアドレスを指定される。当然、対応するマ
ルチプレクサ４０Ｂを介して行われ、また、ラッチ信号
はパストランシーバ３３Ｂを介してラッチ回路３２Ａ〜
３２Ｄから順次時分割で格納される。
ると、クロックＡによってシフトレジスタ３１Ａ〜３１
Ｄに人力し、クロック已によってラッチ回路３２Ａ〜３
２Ｄにラッチされる。ラッチされたパラレル信号は読み
出し信号のインバータ４６の反転に基づいてラインバッ
ファメモリ３４Ｂの方に格納される。この格納操作はラ
インバッファメモリ３４Ａのときと同じであり、クロッ
クＣに基づく書き込みアドレスカウンタ３８のアドレス
信号によてつアドレスを指定される。当然、対応するマ
ルチプレクサ４０Ｂを介して行われ、また、ラッチ信号
はパストランシーバ３３Ｂを介してラッチ回路３２Ａ〜
３２Ｄから順次時分割で格納される。
同時に、前述の読み出し信号がバストランシーバ３３Ａ
およびマルチプレクサ４０Ａに与えられ、また、データ
リードアドレスジェネレータ３９力・らマルチプレクサ み出しアドレスが与えられる。このとき、マルチプレク
サ３５はセレクト信号に応じてパストランシーバ３３Ａ
に接続されたデータバスを選択しており、クロックＣに
基づいて先に格納したパラレル信号をＰ／Ｓ変換回路３
６に転送する。Ｐ／Ｓ変換回路３６にはクロックＡの４
倍の周波数のクロックＤが与えられており、このクロッ
クＤに基づいてシリアル信号として出力回路３７に出力
される。
およびマルチプレクサ４０Ａに与えられ、また、データ
リードアドレスジェネレータ３９力・らマルチプレクサ み出しアドレスが与えられる。このとき、マルチプレク
サ３５はセレクト信号に応じてパストランシーバ３３Ａ
に接続されたデータバスを選択しており、クロックＣに
基づいて先に格納したパラレル信号をＰ／Ｓ変換回路３
６に転送する。Ｐ／Ｓ変換回路３６にはクロックＡの４
倍の周波数のクロックＤが与えられており、このクロッ
クＤに基づいてシリアル信号として出力回路３７に出力
される。
以上の読み取り、書き込みおよび読み出しの操作が各ラ
インについて繰り返して行われる。従って、１ラインを
４つのイメージセンサＡ−Ｄで分割して読み取る時間と
等しい時間において、これらの読み取った信号をシリア
ルのビデオ信号として出力することができる。
インについて繰り返して行われる。従って、１ラインを
４つのイメージセンサＡ−Ｄで分割して読み取る時間と
等しい時間において、これらの読み取った信号をシリア
ルのビデオ信号として出力することができる。
次に、ＣＰＵ４ １から縮小の指令が出力された場合の
操作を説明する。例えば、７５％に縮小する縮小指令を
ＣＰＵ４ １より出力すると、入出力インターフェース
４２を介して縮小パターンジェネレータ４３に与えられ
る。
操作を説明する。例えば、７５％に縮小する縮小指令を
ＣＰＵ４ １より出力すると、入出力インターフェース
４２を介して縮小パターンジェネレータ４３に与えられ
る。
縮小パターンジェネレータ４３はクロックＤのクロック
Ｏ、１、２、３、・−・・−・・の中の４ｎ−１ （
ｎ＝１、２、３、・−・−）番目のクロック（例えば、
３、７、１１−・−）を欠落した信号に等しい縮小信号
をアンド回路４４に与える。この結果、アンド回路４４
は、クロックＤとのアンド条件によって前記縮小信号を
出力回路３７に与えることになり、４ｎ−１番目のクロ
ックの欠落に基づいてＰ／Ｓ変換回路３６から出力回路
３７に入力するシリアルビデオ信号から４ｎ−１番の各
ビットが削除される。それによってシリアルビデオ信号
のビット数は３／４に削減され、得られる画像は３／４
（７５％）に縮小される。以上の縮小操作は主走査方向
に関するものであるが、副走査方向においても、４ｎ−
１番目のラインの全てのシリアルビデオ信号を欠落させ
ることによって縮小を行うことができる。
Ｏ、１、２、３、・−・・−・・の中の４ｎ−１ （
ｎ＝１、２、３、・−・−）番目のクロック（例えば、
３、７、１１−・−）を欠落した信号に等しい縮小信号
をアンド回路４４に与える。この結果、アンド回路４４
は、クロックＤとのアンド条件によって前記縮小信号を
出力回路３７に与えることになり、４ｎ−１番目のクロ
ックの欠落に基づいてＰ／Ｓ変換回路３６から出力回路
３７に入力するシリアルビデオ信号から４ｎ−１番の各
ビットが削除される。それによってシリアルビデオ信号
のビット数は３／４に削減され、得られる画像は３／４
（７５％）に縮小される。以上の縮小操作は主走査方向
に関するものであるが、副走査方向においても、４ｎ−
１番目のラインの全てのシリアルビデオ信号を欠落させ
ることによって縮小を行うことができる。
以上述べた各操作において、クロックＡ１Ｂ，Ｃ，Ｄは
当然のことながらクロックジェネレータ４５によって発
生させられたものである。
当然のことながらクロックジェネレータ４５によって発
生させられたものである。
〔発明の効果〕
以上説明した通り、本発明のイメージスキャナ制御装置
によれば、複数のイメージセンサに対応するラインバッ
ファメモリを少なくとも２群に分けて設け、これらのラ
インバッファメモリの一方の書き込み時に他方から読み
出し、この書き込みと読み出しを交互にあるいは順番（
３群以上の場合）行うとともに続出速度を前記イメージ
センサの読取速度より大にしたため、イメージセンサと
して窓度の良くない読取素子を使用した場合でも走査速
度を低下しないようにすることができる。
によれば、複数のイメージセンサに対応するラインバッ
ファメモリを少なくとも２群に分けて設け、これらのラ
インバッファメモリの一方の書き込み時に他方から読み
出し、この書き込みと読み出しを交互にあるいは順番（
３群以上の場合）行うとともに続出速度を前記イメージ
センサの読取速度より大にしたため、イメージセンサと
して窓度の良くない読取素子を使用した場合でも走査速
度を低下しないようにすることができる。
第１図は本発明の一実施例を示すブロック図。第２図は
本発明の一実施例のタイムチャート図。第３図は本発明
の他の実施例を示すブロック図。第４図は本発明の他の
実施例のクロック周波数を示す波形図。第５図は従来の
イメージスキャナ装置のスキャナ方式を示す説明図。 符号の説明 １、２・−・−・−・イメージセンサ ５、６、７−・・・・バッファ選択回路１１、１２、２
１、２２−・− ラインバッファメモリ３１Ａ〜３ １
Ｄ−−−−−−・シフトレジスタ３２Ａ〜３ ２ Ｉ
）−−−−−−−−ラッチ回路３３Ａ，３３Ｂ−・−・
〜パストランシーバ３４Ａ，３４Ｂ−一・−・−ライン
バッファメモリ３５、４０Ａ，４０Ｂ−−−〜−−・マ
ルチプレクサ−３６−・・−パラレル／シリアル変換回
路３７−・−・・−出力回路 ３ ８−−−−−−一書き込みアドレスカウンタ３ ！
Ｌ−−−−−データリードアドレスジェネレーク４３・
・−−一−−縮小パターンジェネレータ４５−・−・−
クロックジェネレータ 特許出願人 富士ゼロ・ノクス株式会社代理人
弁理士 平 １）忠 離業１図 Ｚ 第２図 第５図 ’、＋ｔａ−＝’−
本発明の一実施例のタイムチャート図。第３図は本発明
の他の実施例を示すブロック図。第４図は本発明の他の
実施例のクロック周波数を示す波形図。第５図は従来の
イメージスキャナ装置のスキャナ方式を示す説明図。 符号の説明 １、２・−・−・−・イメージセンサ ５、６、７−・・・・バッファ選択回路１１、１２、２
１、２２−・− ラインバッファメモリ３１Ａ〜３ １
Ｄ−−−−−−・シフトレジスタ３２Ａ〜３ ２ Ｉ
）−−−−−−−−ラッチ回路３３Ａ，３３Ｂ−・−・
〜パストランシーバ３４Ａ，３４Ｂ−一・−・−ライン
バッファメモリ３５、４０Ａ，４０Ｂ−−−〜−−・マ
ルチプレクサ−３６−・・−パラレル／シリアル変換回
路３７−・−・・−出力回路 ３ ８−−−−−−一書き込みアドレスカウンタ３ ！
Ｌ−−−−−データリードアドレスジェネレーク４３・
・−−一−−縮小パターンジェネレータ４５−・−・−
クロックジェネレータ 特許出願人 富士ゼロ・ノクス株式会社代理人
弁理士 平 １）忠 離業１図 Ｚ 第２図 第５図 ’、＋ｔａ−＝’−
Claims (1)
- 【特許請求の範囲】 原稿を読み取って原稿内容に応じた映像信 号を発生するイメージスキャナ装置において、主走査方
向の所定のラインを分割して読み 取る複数のイメージセンサと、 前記複数のイメージセンサの読取信号を記 憶した後この読取信号を読出す少なくとも２群に分けら
れたラインバッファメモリと、 前記少なくとも２群に分けられたラインバ ッファメモリの１方に前記読取信号を書き込んでいると
き、他方から先に書き込んだ前記読取信号を前記イメー
ジセンサの読取速度より大なる速度で読み出させる制御
手段を設けたことを特徴とするイメージスキャナ制御装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109194A JPS62265855A (ja) | 1986-05-13 | 1986-05-13 | イメ−ジスキヤナ制御装置 |
| US07/048,938 US4760466A (en) | 1986-05-13 | 1987-05-12 | Image scanner controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109194A JPS62265855A (ja) | 1986-05-13 | 1986-05-13 | イメ−ジスキヤナ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62265855A true JPS62265855A (ja) | 1987-11-18 |
Family
ID=14504008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61109194A Pending JPS62265855A (ja) | 1986-05-13 | 1986-05-13 | イメ−ジスキヤナ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JPS62265855A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007074400A (ja) * | 2005-09-07 | 2007-03-22 | Seiko Epson Corp | 装置及び装置の制御方法 |
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1986
- 1986-05-13 JP JP61109194A patent/JPS62265855A/ja active Pending
-
1987
- 1987-05-12 US US07/048,938 patent/US4760466A/en not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| US4760466A (en) | 1988-07-26 |
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