JPS62164A - デイジタル画像デ−タ転送装置 - Google Patents
デイジタル画像デ−タ転送装置Info
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- JPS62164A JPS62164A JP60139999A JP13999985A JPS62164A JP S62164 A JPS62164 A JP S62164A JP 60139999 A JP60139999 A JP 60139999A JP 13999985 A JP13999985 A JP 13999985A JP S62164 A JPS62164 A JP S62164A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はファクシミリやＯＣＲ（ＯｐｔｉｃａｌＣｈａ
ｒａｃｔｅｒ Ｒｅａｄｅｒ）等の光学的文学読取装置
に係り、特に一のメモリに記憶したディジタル画像信号
を他のメモリに高速転送するのに好適な転送装置に関す
る。
ｒａｃｔｅｒ Ｒｅａｄｅｒ）等の光学的文学読取装置
に係り、特に一のメモリに記憶したディジタル画像信号
を他のメモリに高速転送するのに好適な転送装置に関す
る。
第９図により従来のディジタル画像信号転送装置につい
て説明する。
て説明する。
原稿情報をＣＣＤ （Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ
Ｄｅｖｉｃｅ ）などのイメージセンサ１゛で読み取り
、その出力のアナログ画像信号をアナログ／ディジタル
（以下、Ａ／Ｄ）変換部２でディジタル化する。ディジ
タル画像信号は画像処理部１２において、例えば。
Ｄｅｖｉｃｅ ）などのイメージセンサ１゛で読み取り
、その出力のアナログ画像信号をアナログ／ディジタル
（以下、Ａ／Ｄ）変換部２でディジタル化する。ディジ
タル画像信号は画像処理部１２において、例えば。
主走査線方向（光電変換素子の配列方向）あるいは副走
査線方向（Ｍ稿移動方向）の線密度変換等の必要な処理
が施された後メモリ４に記憶される。
査線方向（Ｍ稿移動方向）の線密度変換等の必要な処理
が施された後メモリ４に記憶される。
メモリ４に記憶されたディジタル画像信号は画像処理部
１２、μＣＰＵ６のシステムバス９を通って他のメモリ
５に転送される。ところが、μＣＰＵ６のシステムバス
９は上記したディジタル画像信号だけでなく他の種々の
データの転送に使用されるため、ディジタル画像信号の
転送時にはその都度システムバス９の占有権を確保する
必要がある。
１２、μＣＰＵ６のシステムバス９を通って他のメモリ
５に転送される。ところが、μＣＰＵ６のシステムバス
９は上記したディジタル画像信号だけでなく他の種々の
データの転送に使用されるため、ディジタル画像信号の
転送時にはその都度システムバス９の占有権を確保する
必要がある。
この場合、高速化については特に配慮されていないため
、データの転送が遅れる問題があった。なお、この種の
装置として関連するものには例えば特開昭５６−１５７
５７５および、技術論文ダイジェスト（Ｄｉｇｅｓｔ
ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒ＠、１９８５
ＩＥＥＥｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−Ｓ
ｔａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ）が
挙げられる。
、データの転送が遅れる問題があった。なお、この種の
装置として関連するものには例えば特開昭５６−１５７
５７５および、技術論文ダイジェスト（Ｄｉｇｅｓｔ
ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒ＠、１９８５
ＩＥＥＥｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−Ｓ
ｔａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ）が
挙げられる。
本発明の目的は原稿情報を読み取るイメージセンサなど
からのアナログ像信号をディジタル画像信号に変換後一
旦メモリに記憶し、記憶したメモリからディジダル画像
信号を他のメモリへの転送を高速に行いつるディジダル
画像信号転送装置を提供することにある。
からのアナログ像信号をディジタル画像信号に変換後一
旦メモリに記憶し、記憶したメモリからディジダル画像
信号を他のメモリへの転送を高速に行いつるディジダル
画像信号転送装置を提供することにある。
上記目的を達成するために１本発明はイメージセンサか
らの画像データをディジタル化し、そのディジダル画像
データをＣＰＵの制御下において内部処理に適した信号
に処理して一のメモリに一目記憶し５この記憶されたデ
ィジタル画像データを他のメモリに転送する転送装置に
おいて、前記一のメモリと他のメモリとの間に配された
データバスと、このデータバスに接続されたバスインタ
フェースと、前記ＣＰＵから命令により前記バスインタ
フェースおよび一のメモリのデータ転送実行タイミング
を制御するタイミング制御部と、を備えた点に特徴を有
する。
らの画像データをディジタル化し、そのディジダル画像
データをＣＰＵの制御下において内部処理に適した信号
に処理して一のメモリに一目記憶し５この記憶されたデ
ィジタル画像データを他のメモリに転送する転送装置に
おいて、前記一のメモリと他のメモリとの間に配された
データバスと、このデータバスに接続されたバスインタ
フェースと、前記ＣＰＵから命令により前記バスインタ
フェースおよび一のメモリのデータ転送実行タイミング
を制御するタイミング制御部と、を備えた点に特徴を有
する。
かかる構成によれば、一のメモリと他のメモリとが直接
的にデーダバスによって接続されるとともにバスインタ
フェースによって制御されるため、従来の如くその都度
システムバスの占有権を得て時分割的に転送する必要が
なくなり、データ転送時間の短縮すなわち高速転送な可
能となる。
的にデーダバスによって接続されるとともにバスインタ
フェースによって制御されるため、従来の如くその都度
システムバスの占有権を得て時分割的に転送する必要が
なくなり、データ転送時間の短縮すなわち高速転送な可
能となる。
次に本発明ｌこ係るデータ転送装置の実施例を図面に基
づいて説明する。
づいて説明する。
□第１の実施例□
まず、第１の実施例について説明する（第１図〜第６図
参照）。
参照）。
第１図に本発明に係るデータ転送装置の基本的構成を示
す、第８図と重複する部分には同一の符号を使用する。
す、第８図と重複する部分には同一の符号を使用する。
原稿情報はＣＣＤセンサ等のイメージセンサ１により読
み取られ、電気信号に変換される。イメージセンサ１か
ら出力されるアナログ画像信号１３は、Ａ／Ｄ変換部２
によりディジタル画像信号１４に変換され、画像処理部
３に送られる０画像処理部３では詳しくは後述するよう
に入力ディジタル画像信号１４を線密度変換する等の処
理が施される。処理された画像信号はバスインタフェー
ス（以下、バスＩ１０という、）７を介してデータバス
１０に送られ、第１メモリ４に一旦記憶される。記憶さ
れた画像信号は必要に応じて再び第１メモリ４から読み
出され、データバス１０．バスｌ１０８．データバス５
８．データ選択部１１を介して第２のメモリ５に転送さ
れ、記憶される。第２メモリ５に記憶された画像信号は
μＣＰＵ６による画像処理に供される。ここで。
み取られ、電気信号に変換される。イメージセンサ１か
ら出力されるアナログ画像信号１３は、Ａ／Ｄ変換部２
によりディジタル画像信号１４に変換され、画像処理部
３に送られる０画像処理部３では詳しくは後述するよう
に入力ディジタル画像信号１４を線密度変換する等の処
理が施される。処理された画像信号はバスインタフェー
ス（以下、バスＩ１０という、）７を介してデータバス
１０に送られ、第１メモリ４に一旦記憶される。記憶さ
れた画像信号は必要に応じて再び第１メモリ４から読み
出され、データバス１０．バスｌ１０８．データバス５
８．データ選択部１１を介して第２のメモリ５に転送さ
れ、記憶される。第２メモリ５に記憶された画像信号は
μＣＰＵ６による画像処理に供される。ここで。
注意すべきは、第１メモリ４と第２メモリ５間の画像信
号の転送に際してμＣＰＵ８のシステムバス９を用いて
いないということがある。したかってシステムバス９は
第１メモリ４と第２メモリ５間の画像信号の転送のため
に占有されることはない。
号の転送に際してμＣＰＵ８のシステムバス９を用いて
いないということがある。したかってシステムバス９は
第１メモリ４と第２メモリ５間の画像信号の転送のため
に占有されることはない。
第２図に以上のデータ転送装置の詳細構成を示す、この
第２図に示すように１画像処理部３は次の構成を有する
。主査線密度演算部１５は主走査方向の複数ドツトのデ
ィジタル画像信号１４を１ドツトのディジタル画像信号
１６に変換する。Ａレジスタ１７、Ｂレジスタ１８、Ｃ
レジスタ１９はそれぞれライン方向（副走査方向）のデ
ィジタル画像信号を蓄積する。副走査線密度演算部２１
は副走査方向の複数ドツトのディジタル画像信号４０．
４１．４２を１ドツトのディジタル画像信号４３に変換
する。Ｃレジスタ４４は副走査線密度演算部２１の出力
４３を蓄積する。データ選択部４６はディジタル画像信
号１６とディジタル画像信号４５を切り替える。アドレ
ス発生部４日はメモリ４へのアドレスを発生する。アド
レス／データ選択部５０はアドレス信号４９とデータ信
号４７を切り替える。メモリバス・インタフェース５２
はメモリバス５３への出力を制御する。タイミング制御
部５４は画像処理部３とバスｌ１０７とアドレスレジス
タ５６とメモリ４へのタイミング発生おなびμＣＰＵ６
のシステムバス９とのインタフェースをとる。
第２図に示すように１画像処理部３は次の構成を有する
。主査線密度演算部１５は主走査方向の複数ドツトのデ
ィジタル画像信号１４を１ドツトのディジタル画像信号
１６に変換する。Ａレジスタ１７、Ｂレジスタ１８、Ｃ
レジスタ１９はそれぞれライン方向（副走査方向）のデ
ィジタル画像信号を蓄積する。副走査線密度演算部２１
は副走査方向の複数ドツトのディジタル画像信号４０．
４１．４２を１ドツトのディジタル画像信号４３に変換
する。Ｃレジスタ４４は副走査線密度演算部２１の出力
４３を蓄積する。データ選択部４６はディジタル画像信
号１６とディジタル画像信号４５を切り替える。アドレ
ス発生部４日はメモリ４へのアドレスを発生する。アド
レス／データ選択部５０はアドレス信号４９とデータ信
号４７を切り替える。メモリバス・インタフェース５２
はメモリバス５３への出力を制御する。タイミング制御
部５４は画像処理部３とバスｌ１０７とアドレスレジス
タ５６とメモリ４へのタイミング発生おなびμＣＰＵ６
のシステムバス９とのインタフェースをとる。
その他、５６はメモリ４へのアドレス５７を蓄積するア
ドレスレジスタ、１１はデータバス５８とシステムデー
タバス２５を切り替えてメモリ５のデータバス５９と接
続するデータ選択部、２３はバスエ１０８のイネーブル
信号２４を作成するオアゲート、２０はメモリ４のデー
タをメモリ５に転送するための制御を行うダイレクト・
メモリ・アクセス・コントローラ（以下、ＤＭＡＣ）
、 ２５はμＣＰＵ６のシステムバス、２６はμＣＰＵ
６のシステムコントロールバスである。
ドレスレジスタ、１１はデータバス５８とシステムデー
タバス２５を切り替えてメモリ５のデータバス５９と接
続するデータ選択部、２３はバスエ１０８のイネーブル
信号２４を作成するオアゲート、２０はメモリ４のデー
タをメモリ５に転送するための制御を行うダイレクト・
メモリ・アクセス・コントローラ（以下、ＤＭＡＣ）
、 ２５はμＣＰＵ６のシステムバス、２６はμＣＰＵ
６のシステムコントロールバスである。
次に動作を説明する６画像信号は各走置ラインごとに処
理されるが、処理に際しては一つのラインごとに開始信
号ＬＮＳＴがμＣＰＵからシステムコントロールバス２
６を介してタイミング制御部５４に入力される。タイミ
ング制御部５４は、バスエ１０７をイネーブル（ｉ百→
Ｌ ｏ ｗ）にしてデータバス１０を画像処理部３に占
有させる。
理されるが、処理に際しては一つのラインごとに開始信
号ＬＮＳＴがμＣＰＵからシステムコントロールバス２
６を介してタイミング制御部５４に入力される。タイミ
ング制御部５４は、バスエ１０７をイネーブル（ｉ百→
Ｌ ｏ ｗ）にしてデータバス１０を画像処理部３に占
有させる。
この状態において、原稿情報がイメージセンサ１により
読み取られると、そのアナログ画像信号１３はＡ／Ｄ変
換部２によりディジタル画像信号１４に変換されて画像
処理部３に入力される。
読み取られると、そのアナログ画像信号１３はＡ／Ｄ変
換部２によりディジタル画像信号１４に変換されて画像
処理部３に入力される。
画像処理部３では、ディジタル画像信号１４に対して主
走査線密度演算部１５により主走査方向の処理が施され
、ディジタル画像信号１６に変換される。この変換され
たディジタル画像信号１６はデータ選択部４６に入力さ
れる。
走査線密度演算部１５により主走査方向の処理が施され
、ディジタル画像信号１６に変換される。この変換され
たディジタル画像信号１６はデータ選択部４６に入力さ
れる。
ここで、理解を助けるために、処理すべき走査ラインを
特定する。第６図に示すように、読み取りラインを図中
のり印で示し、前々ラインのデータをＡ、前ラインのデ
ータをＢ、現ラインのデータをＣとする。各データは、 Ａ＝Ｄ （１，１〜ｎ） Ｂ＝Ｄ （２，１〜ｎ） Ｃ＝Ｄ （３，１〜ｎ） で表わされる。なお、上式におけるＤ （ｋ、１〜ｎ）
は、Ｄ （ｋ、ｌ）、Ｄ （ｋ、２）、 ・Ｄ （ｋ。
特定する。第６図に示すように、読み取りラインを図中
のり印で示し、前々ラインのデータをＡ、前ラインのデ
ータをＢ、現ラインのデータをＣとする。各データは、 Ａ＝Ｄ （１，１〜ｎ） Ｂ＝Ｄ （２，１〜ｎ） Ｃ＝Ｄ （３，１〜ｎ） で表わされる。なお、上式におけるＤ （ｋ、１〜ｎ）
は、Ｄ （ｋ、ｌ）、Ｄ （ｋ、２）、 ・Ｄ （ｋ。
ｎ）の集合である。
次に、１ライン当りの処理を以下に示す第１〜第５のス
テップ順に説明する。
テップ順に説明する。
■第１ステップ（第３図参照）
タイミング制御部５４がアドレスレジスタ５６にストロ
ーブ信号ＡＳを出力し、アドレス／データ選択部５０の
選択信号ＤＳｔｔＬｏｗ （Ｌｏｗでバス４９を選択）
、メモリバス・インタフェース５２の制御信号Ｉ１０を
Ｌｏｗ（Ｌｏｗで出力）に設定し、アドレス／データバ
ス５３にアドレスＡ（１）を出力すると、アドレスレジ
スタ５６はメモリ４のアドレスをＡ（１）にする。
ーブ信号ＡＳを出力し、アドレス／データ選択部５０の
選択信号ＤＳｔｔＬｏｗ （Ｌｏｗでバス４９を選択）
、メモリバス・インタフェース５２の制御信号Ｉ１０を
Ｌｏｗ（Ｌｏｗで出力）に設定し、アドレス／データバ
ス５３にアドレスＡ（１）を出力すると、アドレスレジ
スタ５６はメモリ４のアドレスをＡ（１）にする。
■第２ステップ
タイミング制御部５４がメモリ４の出力制御信号ＯＥを
ＬｏｗにしくＬＯＷで出力）、Ａレジスタ１７のクロッ
ク信号ＡＣ１：Ｋを発生すると、メモリ４の出力データ
Ｄ （１，１）がＡレジスタ１７に蓄積される。
ＬｏｗにしくＬＯＷで出力）、Ａレジスタ１７のクロッ
ク信号ＡＣ１：Ｋを発生すると、メモリ４の出力データ
Ｄ （１，１）がＡレジスタ１７に蓄積される。
■第３久テップ
ここでは選択信号ＤＳを旧ｇｈ （バス４７を選択）、
バスＩ１０制御信号Ｉ１０をＬｏｗ、メモリ４の書き込
み信号ＷＥをＬｏｗ、Ｃレジスタのクロック信号ＣＬＣ
Ｋを発生し、現在読み取っているラインのデータＤ （
３，１）をメモリ４のアドレスＡ（１）に記憶する。ま
たＣレジスタ１９には同じデータＤ （３，１）が蓄積
される。
バスＩ１０制御信号Ｉ１０をＬｏｗ、メモリ４の書き込
み信号ＷＥをＬｏｗ、Ｃレジスタのクロック信号ＣＬＣ
Ｋを発生し、現在読み取っているラインのデータＤ （
３，１）をメモリ４のアドレスＡ（１）に記憶する。ま
たＣレジスタ１９には同じデータＤ （３，１）が蓄積
される。
■第４ステップ
ここでは、メモリ４のアドレス入力信号であるライン選
択信号ＬＮＳＬを反転させ、メモリ４のアドレスをＡ（
ｎ＋１）にする、そして、メモリ４の出力制御信号ＯＥ
をＬ−ｏｗ、Ｂレジスタ１８のクロック信号ＢＬＣＫを
発生し、メモリ４の出力データＤ （２，１）をＢレジ
スタ１８に蓄積する。以上の動作でＡレジスタ１７に前
々ラインのデータＤ（１，１）、Ｂレジスタ１８に前ラ
インのデータＤ（２，１）、Ｃレジスタ１９に現ライン
のデータＤ （３，１）が蓄積される。ここで、副走査
線密度演算部２１の演算がＡ＋Ｂであるので、Ｄ （１
，１）＋Ｄ （２，１）がバス４３に出力される。
択信号ＬＮＳＬを反転させ、メモリ４のアドレスをＡ（
ｎ＋１）にする、そして、メモリ４の出力制御信号ＯＥ
をＬ−ｏｗ、Ｂレジスタ１８のクロック信号ＢＬＣＫを
発生し、メモリ４の出力データＤ （２，１）をＢレジ
スタ１８に蓄積する。以上の動作でＡレジスタ１７に前
々ラインのデータＤ（１，１）、Ｂレジスタ１８に前ラ
インのデータＤ（２，１）、Ｃレジスタ１９に現ライン
のデータＤ （３，１）が蓄積される。ここで、副走査
線密度演算部２１の演算がＡ＋Ｂであるので、Ｄ （１
，１）＋Ｄ （２，１）がバス４３に出力される。
■第５ステップ
ここでは、バスＩ１０制御信号Ｉ１０をＬｏｗ、信号Ｄ
Ｓを）ｌｉｇｈ、 ＷＥをＬｏｗ、データ選択部４６の
選択信号ＰＲＴＮをＨｉｇｈ、Ｄレジスタのクロック信
号ＤＬＣにを発生すると、Ｄレジスタ４４゛に演算結果
Ｄ （１，１）＋Ｄ （２，１）が蓄積され、その演算
結果がメモリ４のアドレスＡ （ｎ＋１）に記憶される
。
Ｓを）ｌｉｇｈ、 ＷＥをＬｏｗ、データ選択部４６の
選択信号ＰＲＴＮをＨｉｇｈ、Ｄレジスタのクロック信
号ＤＬＣにを発生すると、Ｄレジスタ４４゛に演算結果
Ｄ （１，１）＋Ｄ （２，１）が蓄積され、その演算
結果がメモリ４のアドレスＡ （ｎ＋１）に記憶される
。
上記した第１〜５ステツプの動作をアドレスを１ケ増加
する毎に行い、主走査方向のデータ数に相当するアドレ
スＡ （ｎ）まで繰り返す。
する毎に行い、主走査方向のデータ数に相当するアドレ
スＡ （ｎ）まで繰り返す。
その結果、メモリ４のアドレスＡ（１）〜Ａ（ｎ）には
現ラインのデータＤ （３，ｌ〜ｎ） 、Ａ （ｎ＋
１） 〜Ａ （２ｎ）には演算結果Ｄ （１，１〜ｎ）
。
現ラインのデータＤ （３，ｌ〜ｎ） 、Ａ （ｎ＋
１） 〜Ａ （２ｎ）には演算結果Ｄ （１，１〜ｎ）
。
Ｄ （２，１〜ｎ）が記憶される。
アドレスＡ（ｎ）の処理が終了すると、タイミング制御
部５４はバスＩ１０のイネーブル信号ＢＥをＨｉｇｈ、
すなわちバスエ１０７をディスエーブル状態にした後、
メモリ４の制御信号ＯＥをＬｏｗ、ストローブ信号ＡＳ
をＨｉｇｈ 、バスＩ１０制御信号Ｉ１０をＬ ｏ ｗ
、ＤＭＡＣ２０にデータ転送要求信号ＤＲＥＱを出力す
る。 ＤＭＡＣ２０はデータ転送要求信号ＤＲＥＱを受
信すると、データ転送応答信号面を出力する。オアゲー
ト２３はデータ転送応答信号ＤＡＣＫとμＣＰＵ６から
システムコントロールバス２６を通して出力される読み
出し信号ＩＯＲが一致（信号２４がＬＯＷ）Ｌ／た期間
、バスエ１０８をイネーブルにする。その結果、データ
転送応答信号■Ｕが入力される毎にメモリ４のアドレス
が増加し、アドレスＡ （ｎ ＋ １） 〜Ａ （２ｎ
）に蓄積されている演算データＤ （１，１〜ｎ）＋Ｄ
（２，１〜ｎ）がメモリ５に転送される。１ライン分
の演算データの転送が終了すると、データ転送要求信号
ＤＲＥＱをＬｏｗにする。
部５４はバスＩ１０のイネーブル信号ＢＥをＨｉｇｈ、
すなわちバスエ１０７をディスエーブル状態にした後、
メモリ４の制御信号ＯＥをＬｏｗ、ストローブ信号ＡＳ
をＨｉｇｈ 、バスＩ１０制御信号Ｉ１０をＬ ｏ ｗ
、ＤＭＡＣ２０にデータ転送要求信号ＤＲＥＱを出力す
る。 ＤＭＡＣ２０はデータ転送要求信号ＤＲＥＱを受
信すると、データ転送応答信号面を出力する。オアゲー
ト２３はデータ転送応答信号ＤＡＣＫとμＣＰＵ６から
システムコントロールバス２６を通して出力される読み
出し信号ＩＯＲが一致（信号２４がＬＯＷ）Ｌ／た期間
、バスエ１０８をイネーブルにする。その結果、データ
転送応答信号■Ｕが入力される毎にメモリ４のアドレス
が増加し、アドレスＡ （ｎ ＋ １） 〜Ａ （２ｎ
）に蓄積されている演算データＤ （１，１〜ｎ）＋Ｄ
（２，１〜ｎ）がメモリ５に転送される。１ライン分
の演算データの転送が終了すると、データ転送要求信号
ＤＲＥＱをＬｏｗにする。
次ラインの開始信号ＬＮＳＴが入力する前に、副走査線
密度演算部２１の演算モードをＢに設定する。
密度演算部２１の演算モードをＢに設定する。
次ラインの信号ＬＮＳＴが入力すると、ライン選択信号
ＬＮＳＴだけ前ラインと反転して前ラインと同様の処理
を実行する。したがって、このラインではメモリ４のア
ドレスＡ （ｎ ＋ １） ”Ａ （２ｎ）に現ライン
のデータＤ （４，ｌ〜ｎ）、アドレスＡ（１）〜Ａ（
ｎ）に演算データ（演算モードがＢであるから、前ライ
ンのデータと同じ）Ｄ （３，１〜ｎ）が記憶される。
ＬＮＳＴだけ前ラインと反転して前ラインと同様の処理
を実行する。したがって、このラインではメモリ４のア
ドレスＡ （ｎ ＋ １） ”Ａ （２ｎ）に現ライン
のデータＤ （４，ｌ〜ｎ）、アドレスＡ（１）〜Ａ（
ｎ）に演算データ（演算モードがＢであるから、前ライ
ンのデータと同じ）Ｄ （３，１〜ｎ）が記憶される。
なお、メモリ４からメモリ５に転送されるデータはＤ
（３，１〜ｎ）である。
（３，１〜ｎ）である。
以上のように、開始信号ＬＮＳＴが入力するごとに副走
査線密度演算部２１の演算モードをＡ＋Ｂ。
査線密度演算部２１の演算モードをＡ＋Ｂ。
Ｂを交互に設定することにより、メモリ５には第６図の
ようなデータを転送される。
ようなデータを転送される。
なお、上記の説明では副走査線密度演算部２１の演算モ
ードＡ＋ＢとＢを選択していたが、現ラインのデータＣ
を含め、３ラインの演算もできる。
ードＡ＋ＢとＢを選択していたが、現ラインのデータＣ
を含め、３ラインの演算もできる。
上記したように、本実施例によればデータバス１０をメ
モリ４とメモリ５が占有した状態で画像信号が実行され
るため１画像信号の高速ができる。
モリ４とメモリ５が占有した状態で画像信号が実行され
るため１画像信号の高速ができる。
□第２の実施例□
次に、本発明の第２の実施例を第７図の回路および第８
図のタイミングチャートにより説明する。
図のタイミングチャートにより説明する。
なお、第２図と同一の部分には同一の符号を付してその
詳細な説明は省略する。
詳細な説明は省略する。
２７は信号ＬＮＳＴが入力するごとに出力信号ＳＥＬを
反転させるフリップ・プロップ（以下、Ｆ／Ｆ）、２８
は画像処理部３のバス５３をメモリデータバス１０−１
あるいはメモリデータバス１０−２に選択して接続する
セレクタである。３０はデータバス６５をメモリバス１
０−１あるいはメモリバス１０−２に選択して接続する
セレクタ、４−１は画像信号を記憶するメモリ、４−２
は画像信号を記憶するメモリである。３２と３４はオア
ゲート、３３と３５はアンドゲート、６１画像処理部３
が出力する転送時のアドレス６０あるいはアドレスレジ
スタ５６が出力する画像処理時のアドレス５７を選択し
てメモリ４−２のアドレス６３に接続するセレクタ、６
２は転送時のアドレス６０あるいは画像処理時のアドレ
ス５７を選択してメモリ４−１のアドレス６４に接続す
るレジスタである。
反転させるフリップ・プロップ（以下、Ｆ／Ｆ）、２８
は画像処理部３のバス５３をメモリデータバス１０−１
あるいはメモリデータバス１０−２に選択して接続する
セレクタである。３０はデータバス６５をメモリバス１
０−１あるいはメモリバス１０−２に選択して接続する
セレクタ、４−１は画像信号を記憶するメモリ、４−２
は画像信号を記憶するメモリである。３２と３４はオア
ゲート、３３と３５はアンドゲート、６１画像処理部３
が出力する転送時のアドレス６０あるいはアドレスレジ
スタ５６が出力する画像処理時のアドレス５７を選択し
てメモリ４−２のアドレス６３に接続するセレクタ、６
２は転送時のアドレス６０あるいは画像処理時のアドレ
ス５７を選択してメモリ４−１のアドレス６４に接続す
るレジスタである。
次に、動作を説明する。開始信号ＬＮＳＴが入力して、
Ｆ／Ｆ２７の出力ＳＥＬがＬｏｗであると、セレクタ２
８，３０，６１，６２が第５図の実線の位置を選択し、
メモリ４−１は画像処理用、メモリ４−２は画像信号転
送用にそれぞれ使用される１次の開始信号ＬＮＳＴが入
力すると、信号ＳＥＬが反転し、セレクタ２８，３０，
６１，６２は第７図の点線の側を選択し、逆にメモリ４
−１は画像信号転送用、メモリ４−２は画像処理用にそ
れぞれ使用される０以上のように開始信号ＬＮＳＴが入
力するごとにメモリ４−１とメモリ４−２は交互に画像
処理用、画像信号転送用として選択される。
Ｆ／Ｆ２７の出力ＳＥＬがＬｏｗであると、セレクタ２
８，３０，６１，６２が第５図の実線の位置を選択し、
メモリ４−１は画像処理用、メモリ４−２は画像信号転
送用にそれぞれ使用される１次の開始信号ＬＮＳＴが入
力すると、信号ＳＥＬが反転し、セレクタ２８，３０，
６１，６２は第７図の点線の側を選択し、逆にメモリ４
−１は画像信号転送用、メモリ４−２は画像処理用にそ
れぞれ使用される０以上のように開始信号ＬＮＳＴが入
力するごとにメモリ４−１とメモリ４−２は交互に画像
処理用、画像信号転送用として選択される。
上記したように、本発明の第２の実施例によれば、画像
処理をしながら画像信号転送が実行できるのでさらに画
像信号の転送が高速になる。
処理をしながら画像信号転送が実行できるのでさらに画
像信号の転送が高速になる。
本発明によれば、イメージセンサなどからのアナログ画
像信号をＡ／Ｄ変換した後、一のメモリに記憶し、一の
メモリから他のメモリのデータバスを使用して他のメモ
リへ高速転送できるので、転送時間を短縮することがで
き、高速転送しうる。
像信号をＡ／Ｄ変換した後、一のメモリに記憶し、一の
メモリから他のメモリのデータバスを使用して他のメモ
リへ高速転送できるので、転送時間を短縮することがで
き、高速転送しうる。
第１図は本発明に係るディジタル画像信号転送装置の基
本的構成を示すブロック図、第２図は第１の実施例を示
すブロック図、第３図、第４図。 第５図は第２図の回路の動作を示すタイミングチャート
、第６図はデータ転送内容を示す説明図、第７図は第２
の実施例を示すブロック図、第８図はその動作を示すタ
イミングチャート、第９図は従来の転送装置の概要を示
すブロック図である。 １・・・イメージセンサ、２・・・Ａ／Ｄ変換部、３・
・・画像処理部、４・・・一のメモリ、５・・・他のメ
モリ、６・・・μＣＰＵ、７・・・バスインタフェース
、８・・・バスインタフェース、９・・・システムパス
、１０．５８・・・データバス、１１・・・データ選択
部、２０・・・ＤＭＡＣ。
本的構成を示すブロック図、第２図は第１の実施例を示
すブロック図、第３図、第４図。 第５図は第２図の回路の動作を示すタイミングチャート
、第６図はデータ転送内容を示す説明図、第７図は第２
の実施例を示すブロック図、第８図はその動作を示すタ
イミングチャート、第９図は従来の転送装置の概要を示
すブロック図である。 １・・・イメージセンサ、２・・・Ａ／Ｄ変換部、３・
・・画像処理部、４・・・一のメモリ、５・・・他のメ
モリ、６・・・μＣＰＵ、７・・・バスインタフェース
、８・・・バスインタフェース、９・・・システムパス
、１０．５８・・・データバス、１１・・・データ選択
部、２０・・・ＤＭＡＣ。
Claims (1)
- １、イメージセンサからの画像データをディジタル化し
、そのディジタル画像データをＣＰＵの制御下において
内部処理に適した信号に処理して一のメモリに一旦記憶
し、この記憶されたディジタル画像データを読出して他
のメモリに転送する転送装置において、前記一のメモリ
と他のメモリとの間に配されたデータバスと、このデー
タバスに接続されたバスインタフェースと、前記ＣＰＵ
からの命令により前記バスインタフェースおよび一のメ
モリのデータ転送実行タイミングを制御するタイミング
制御部と、を備えたことを特徴とするディジタル画像デ
ータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139999A JPH0669206B2 (ja) | 1985-06-26 | 1985-06-26 | デイジタル画像データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139999A JPH0669206B2 (ja) | 1985-06-26 | 1985-06-26 | デイジタル画像データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62164A true JPS62164A (ja) | 1987-01-06 |
| JPH0669206B2 JPH0669206B2 (ja) | 1994-08-31 |
Family
ID=15258575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139999A Expired - Lifetime JPH0669206B2 (ja) | 1985-06-26 | 1985-06-26 | デイジタル画像データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669206B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55137765A (en) * | 1979-04-16 | 1980-10-27 | Ricoh Co Ltd | Facsimile unit |
-
1985
- 1985-06-26 JP JP60139999A patent/JPH0669206B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55137765A (en) * | 1979-04-16 | 1980-10-27 | Ricoh Co Ltd | Facsimile unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669206B2 (ja) | 1994-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |