JPS5853804B2 - Ｆｍ受信機用デイジタルクリツク除去およびスケルチ制御回路 - Google Patents

Description

【発明の詳細な説明】 本発明は完全にディジタル動作することが好ましいＦＭ
受信機用ディジタルクリック除去およびスケルチ制御回
路に関する。

さらに詳しくいうと、本発明は、等しい時間間隔で発生
し、かつ受信したＦＭ電気信号またはそれから導出され
た信号の瞬時位相角を表わす一連の２進数の電気信号に
ついて動作するクリック除去およびスケルチ制御回路に
関する。

クリック除去回路は位相角を表わす２進数の電気信号を
微分し、従って復調し、そして微分した２進数電気信号
のうちの電気雑音すなわちクリックを表わすものを除去
または放棄する。

また、あらかじめ定められた数のクリックがあらかじめ
定められた時間期間中に生じるならば、スケルチ制御回
路がスケルチ制御信号を提供してＦＭ受信機の出力を無
能にする。

アナログＦＭ受信機においてスケルチ制御を行なう際に
最も広く使用される方法は受信機の弁別器の出力におい
て帯域外の雑音をバンドパスフィルタし、整流された雑
音の平均値があらかじめ定められたスレシホールドを越
えるときにはいつでも音声増巾器を無能化することから
なる。

バンドパスフィルタ、整流、ローパスフィルタ、ならび
にスレシホールド決定の動作はＦＭディジタル受信機に
おいてディジタルに実行できる。

しかしながら、これらアナログ動作と置きかわる個々の
ディジタル動作は一般に能率の悪いものとなる。

スケルチ制御あるいは電気雑音制御に対する従来技術の
ディジタル手段は米国特許第３４３７９３７号、第３６
７８３９６号、ならびに第３６３３１１２号に例示され
ている。

ディジタルＦＭ受信機において、受信されたＦＭ信号は
等しい時間間隔でサンプルされ、受信信号のサンプル値
を表わす２進数の電気信号を発生する。

このようにして発生された２進数の信号はディジタル技
術を使用して低い周波数に変換され、搬送周波数が除去
された一連の２進数電気信号を発生する。

これら変換された２進数電気信号はアークタンジェント
復調器に供給される。

この復調器はその出力に、受信信号またはそれから導出
された信号の瞬時位相角を表わす２進数電気信号を発生
する。

位相角を表わす２進数信号の時間導関数は受信信号の瞬
時周波数を表わす２進数電気信号出力サンプルを発生す
る。

電気雑音すなわちクリックは瞬時位相角を表わす連続す
るサンプル間の位相角の過度に大きな変化として現われ
る。

後記するディジタルクリック除去およびスケルチ制御回
路において、アークタンジェント復調器の出力における
サンプリング速度は復調信号の最高周波数成分より高く
あるべきである。

アークタンジェント復調器の入力に存在する情報の全て
を保持するために、サンプリング速度はＦＭ帯域巾より
低くなく、かつＦＭ帯域巾の１．５倍程度であることが
好ましい。

本発明の目的はＦＭ受信機によって受信されたＦＭ電気
信号からあるいはかかる受信信号から導出された信号か
ら、クリックまたは類似の形式の電気雑音を検出し、除
去または放棄することである。

電気雑音を除去することが望まれる信号の瞬時位相角の
時間導関数はそのような雑音が存在するか否かを決定す
るために使用される。

時間導関数があらかじめ定められたスレシホールドレベ
ルより高いまたは低いならば、クリップが存在すると決
定され、そして除去される。

信号の位相角は位相角の瞬時値を表わし、かつ等しい時
間間隔で発生する一連の２進数電気信号として、ＦＭ受
信機において発生される。

位相角φを表わす各２進数電気信号に対して、時間導関
数ｄφ／ｄｔは関数△φｉ＝φｉ−φｉ−□１の計算に
よって厳密に近似される。

ここでφｉは本発明の回路に新しく与えられた位相角２
進数電気信号を示し、またφ１−１は位相角を表わす前
の、すぐ前であることが好ましい、２進数電気信号を表
わす。

瞬時周波数すなわち位相変化△φｉは、サンプリング速
度、すなわち位相角２進数電気信号がクリック除去およ
びスケルチ制御回路に供給される速度が復調信号の最高
周波数成分より非常に速い場合には、ｄφ／ｄｔで良好
に近似できる。

本発明によれば、クリック除去回路に上記した一連の２
進数電気信号が供給される場合には、これら２進数電気
信号が供給され、かつこれら２進数電気信号の１つが当
該第１の回路に供給されるときごとに差の２進数電気信
号を発生して一連の差の２進数電気信号を発生するため
の第１の回路を含むクリック除去回路が提供される。

各折しい差の２進数電気信号は２進数電気信号の新しい
１つから、２進数電気信号のこの新しい１つより前の２
進数電気信号の１つを算術減算することによって第１の
回路において発生される。

また、差の２進数電気信号によって制御される第２の回
路が、差の２進数電気信号のうちであらかじめ定められ
たスレシホールドレベルを越すものを放棄するために、
設けられる。

スケルチ制御回路が、あらかじめ定められた時間期間中
第２の回路によって放棄された差の２進数電気信号の数
をカウントし、そして放棄された２進数電気信号の数が
あらかじめ定められたレベルを越した場合に、ＦＭ受信
機の出力を無能化するのに使用して好適なスケルチ制御
電気信号を発生するために、設けられてもよい。

本発明は以下の詳細な記載ならびに添付図面を参照する
ことによって十分に理解できよう。

同様の数字または符号が同様の素子あるいは部分を指示
する添付図面を参照すると、第１図にはディジタルＦＭ
受信機の一部分の概略ブロック図が図示されている。

全体を数字１０で指示したこの回路は周波数変換回路１
２を含む。

この変換回路１２は例えば２３０．４Ｋ［ｌｚの速度で
生じるサンプルの形式の２進数電気信号が供給される入
力を有する。

これら２進数の入力サンプルは、受信したＦＭ波形を指
示されたサンプル速度でサンプルし、次にアナログ−デ
ィジタル変換器を介してサンプルされたアナログ振巾を
２進数の電気信号形式に変換する回路（図示せず）によ
りディジタルＦＭ受信機において発生される。

アナログ受信機における混合する機能に類似の態様の変
換回路１２は入力サンプルをサイン（正弦）およびコサ
イン（余弦）関数倍して２つの出力信号を発生させる。

これら出力信号はそれぞれローパンフィルタ１４および
１６に供給される。

例示の回路において、受信したＦＭ信号の搬送周波数は
５７．６ＫＨｚであり、また変換回路は入力サンプルの
周波数スペクトルを約５７．６ＫＨｚの搬送周波数を中
心とした帯域から約ＯＨ２を中心とした帯域に変換する
ものと仮定する。

ローパスフィルタ１４に対する入力は周波数変換された
信号の実数（Ｒｅ）成分を表わす一連の２進数の電気信
号であり、ローパスフィルタ１６に供給される入力は周
波数変換された信号の虚数（Ｉｍ）成分を表わす。

受信ＦＭ信号は、送信された信号の最大周波数偏移が８
腺であり、かつ３ｍの変調信号が使用される場合には、
例えば３３．６ＫＨｚの帯域巾を有する。

従って、ディジタル受信機において、回路１２による基
本帯域への変換後、ＲｅおよびＩｍ成分は±１８山の通
過帯域を有するローパスフィルタ１４および１６に供給
され、この帯域巾の外側の周波数が除去される。

フィルタ１４および１６はディジタルコンボリューショ
ンフィルタであることが好ましく、かつ入力サンプル速
度を５７．６ＫＨｚの速さに減じるための回路を含むこ
とが好ましい。

その結果生じる実数成分Ｒｅ１はローパスフィルタ１４
の出力リード１８を経てアークタンジェント復調器２２
に供給され、またその結果生じる虚数成分Ｉｍ１はフィ
ルタ１６の出力リード２０を経てアークタンジェント復
調器２２に供給される。

図面および明細書のこの部分および他の部分での下げて
書いた符号Ｆｉｌは指示された回路点で生じる最新の２
進数電気信号を示す。

アークタンジェント復調器２２は１９７５年６月２７日
付で出願されたジョン・エル・ロビンソンと本発明者の
米国特許願第５９１２２４号「座標変換回路」に記載さ
れたような回路形態を有することが好ましい。

しかしながら、このアークタンジェント復調器２２はそ
の出力２４にアークタンジェント（Ｉｍ１／ Ｒｅ ｉ
）を表わす２進数の電気信号φｉを発生するための任意
の他の適当な形態を有するものでもよい。

アークタンジェント復調器２２の出力２４に現われる２
進数の電気信号φｉは受信ＦＭ電気信号またはそれから
導出された信号の瞬時位相角を表わし、例えば第１図に
例示された５７．６ＫＨｚであるサンプル速度によって
決定された等しい時間間隔で生じる。

これらφ１２進数電気信号は２進数電気信号△φを発生
すも微分器２６に供給される。

これら２進数電気信号△φは位相角信号の変化の時間速
度を表わす。

２進数電気信号△φは例えば３ｍの通過帯域を有するロ
ーパスフィルタ２８に供給してもよく、その結果のサン
プルは、恐らく発生速度が減ぜられて、このローパスフ
ィルタの出力３０に現われる。

これらサンプルはディジタルサンプルをアナログ形式に
変換するためのディジタル−アナログ変換器に供給され
得る。

このアナログ信号はＦＭ受信機の出力信号であり、スピ
ーカまたは他の出力装置に供給できる。

さて、第２図を特に参照すると、ＦＭ受信機用ディジタ
ルクリック除去およびスケルチ制御回路の概略ブロック
図が図示されている。

第２図の回路はディジタルＦＭ受信機のアークタンジェ
ント復調器２２でもよいアークタンジェント復調器３６
を含む。

この復調器３６は受信ＦＭ電気信号またはそれから導出
された信号の実数および虚数成分ＲｅｉおよびＩｍｉが
それぞれ供給される入力５２および３４を有する。

復調器３６の出力３８はＩｍ ｉ ／’Ｒｅ ｉのアー
クタンジェントに対応する瞬時位相角を表わす一連の２
進数電気信号φｌよりなる。

２進数電気信号φｉはライン４２を介して遅延回路４４
に供給される。

遅延回路４４は加算器／減算器４８に対する第２の入力
を形成する出力ライン４６を有する。

ライン４６に現われる２進数電気信号φ１−１はライン
３８上の連続するサンプルφｉの発生間の時間間隔だけ
遅延される。

換言すれば、ライン４６上のサンプルφ１−１はライン
３８および４０上に現われる位相角２進数電気信号φｉ
のすぐ前の位相角２進数電気信号である。

加算器／減算器４８はその出力ライン５０上に、差の２
進数電気信号△φｉ＝φｉ−φｌ−１を発生する。

２進数電気信号φｉ、φｌ−１および△φｉは２進の２
の補数形式にあることが好ましく、また加算器／減算器
４８はモジュロ±２ｎ−１の減算を遂行することが好ま
しい。

ただし、ｎは電気信号φｉ、φｉ−１および△φｉのビ
ット数を表わす。

第３図および第４図に例示された回路についての後述の
詳細な説明において、ｎは６に等しく、モしてφｉ、φ
１−１および△φｉは２の補数の形式のｏｏｏｏｏｏか
ら０１１１１１までの（Ｏから＋３１までの）正の値お
よび１１１１１１から１ｏｏｏｏｏまでの（−１から−
３２までの）負の値をもち得る。

ライン５０上の信号△φｉはライン５２を介して一時記
憶レジスタ５４に供給される。

このレジスタ５４は信号△φｊが現われる出力５６を有
する。

後記するようなソリッドステートスイッチであることが
好ましいスイッチ５８には出力ライン６０が接続されて
おり、そしてこのスイッチ５８は出力ライン６０がアー
ム５８によってまたは均等物によって、ライン５６かま
たはライン５０に接続される２つの位置をもつ。

ライン６０がライン５０に接続されると、回路の出力は
△φｉであり、またライン６０がライン５６に接続され
ると、回路の出力は△φｉである。

与えられた一組の直角入力成分ＲｅｉおよびＩｍｉに対
して、△φｉがあらかじめ定められたスレシホールドを
越えた大きさを有するように計算されるならば、そのと
きはクリックが発生したと決定され、△φｉは回路出力
として使用されないで、前に計算された差の２進数電気
信号△φｊが出力ライン６０をライン５６に接続するこ
とによって使用される。

これに反し、△φｉの大きさがあらかじめ定められたス
レシホールドレベルに等しいかまたは低い場合には、新
しい値△φｉが一時記憶レジスタ５４に置かれ、出力ラ
イン６０はライン５０に接続され、△φｉが現われる。

クリックが発生したと決定されたときにはいつでもライ
ン６０がライン５６に接続されることによりライン５０
に現われる△φｉクリックが除去される または放棄さ
れる。

ライン５０に現われる△φ１２進数電気信号はリード６
２を介してスレシホールド検出器およびスケルチ制御論
理回路６４に供給される。

この回路６４は制御ライン出力６６とスケルチ制御ライ
ン出力６８を有する。

回路６４のスレシホールド検出器部分は△φｉが上記の
あらかじめ定められたスレシホールドレベルより大きい
か否かを決定する。

△φｉがこのあらかじめ定められたスレシホールドレベ
ルより大きい場合には、信号が制御ライン６６上に現わ
れ、スイッチ５８を第２図に例示した位置に設定し、か
つ一時記憶レジスタ５４を、あらかじめ定められたスレ
シホールドレベルより大きい△φｉを記憶のために受は
入れることを阻止するように設定する。

かくして、一時記憶レジスタ５４は常に、あらかじめ定
められたスレシホールドレベルより低い大きさをもつ２
進数電気信号を保持する。

回路６４のスケルチ制御論理回路部分はあらかじめ定め
られた時間期間中、あらかじめ定められたスレシホール
ドレベルを越える大きさを有する差の２進数電気信号△
φｉの数をカウントするための回路を含む。

与えられた時間期間中のカウントがあらかじめ定められ
た数を越える場合には、スケルチ制御ライン６８に、Ｆ
Ｍ受信機が可聴または他の出力信号を発生することを阻
止するのに使用して適当な信号が与えられる。

ＦＭ受信機出力のこのスケルチ機能はディジタルＦＭ受
信機において、単に受信機出力回路のディジタル−アナ
ログ変換器に対する２進データビツト入力をゼロレベル
に設定するだけで、達成できる。

勿論、ライン６８上のスケルチ制御信号は他の方法でＦ
Ｍ受信機出力のスケルチ機能を行なうのに使用できる。

スケルチ制御論理回路は、与えられたあらかじめ定めら
れた時間期間中発生するクリックの数が受は入れること
ができるレベルに減少したときに、受信機出力のスケル
チ機能を阻止するための手段を含む。

さて、第３図を特に参照すると、第２図においてライン
３８と６０との間に例示した回路の詳細な電気的接続図
が示されている。

第３図において、２進数電気信号φｉ、φｉ−１．△φ
ｉおよび△φｊは、それぞれ６ビツトよりなり、最上位
ビットが２５の値でありかつ最下位ビットが２°の値で
あるとして例示されている。

信号φｉの６ビツト、はアークタンジェント復調器３６
のφｉレジスタ３９に記憶される。

図示されたこのレジスタ３９はデータ人力ＩＤないし６
Ｄおよび出力１Ｑないし６Ｑを有するＤ形フリップフロ
ップである。

出力１Ｑないし６Ｑはライン３８として識別されている
。

出力ライン３８は、φ１−１ レジスタとして作用する
Ｄ形フリップフロップとして図示された遅延回路４４に
対する入力を形成する。

ライン４２はフリップフロップ３９の出力をフリップフ
ロップ４４の入力に結合する。

フリップフロップ３９および４４はそれらのそれぞれの
トリガ入力Ｔに同時に供給されるクロックパルス信号Ｃ
Ｐ１によって制御される。

ＣＰＩクロックパルスの発生で、フリップフロップ３９
の出力ライン３８の信号はフリップフロップ４４の出力
ライン４６に転送され、そしてフリップフロップ４４の
出力ライン４６の信号φｉ□を構成する。

フリップフロップ３９に対する入力信号はその出力ライ
ン３８に転送され、そして信号φｉを構成する。

ライン３８上のφ１２進数電気信号はライン４０を介し
て演算論理装置４８ａおよび４８ｂのＡ入力に供給され
る。

これら装置４８ａおよび４８ｂは両者で第２図の加算器
／減算器４８を構成する。

同様に、フリップフロップ４４の出力ライン４６はφｌ
−１ビットを演算論理装置４８ａおよび４８ｂのＢ入力
に供給する。

信号φｉおよびφｌ−１のそれぞれの４つの最下位ビッ
トは演算論理装置４８ａに供給され、またこれら信号の
それぞれの２つの最上位ビットは演算論理装置４８ｂに
供給される。

信号φｉおよびφｉ−１は２進の２の補数の形式にあり
、演算論理装置４８ａおよび４８ｂは演算△φｉ−φｉ
−φ１−１を行なう。

この演算の結果は演算論理装置４８ａおよび４８ｂの、
出力ライン５０として識別された、Ｆ出力に現われる。

出力ライン５０に現われるφｉ信号の４つの最下位ビッ
トはデータセレクタ５８ａのＩＡ、２Ａ。

３Ａ、および４Ａ入力に供給され、またライン５０上の
最上位ビットはデータセレクタ５８ｂの１Ａおよび２Ａ
入力に供給される。

ライン５０上のφｉ信号はライン５２を介してＤ形フリ
ップフロップの形式の一時記憶レジスタ５４のデータ入
力に結合される。

フリップフロップ５４からのＱ出力の４つの最下位ビッ
トはデータセレクタ５８ａの入力ＩＢ、２Ｂ、３Ｂおよ
び４Ｂに供給され、またフリップフロップＱ出力の２つ
の最上位ビットはデータセレクタ５８ｂの１Ｂおよび２
Ｂ入力に供給される。

データセレクタ５８ａおよび５８ｂは第２図に例示した
スイッチ５８の機能を遂行する。

これらデータセレクタはデータセレクタの選択人力Ｓｅ
ｌに供給される選択論理信号によって制御される。

この選択論理信号のレベルは、出力ライン６０が△φｉ
人カシカライン５０合されるか、またはフリップフロッ
プ５４の出力からの△φｊ人カシカライン５６合される
かを決定する。

フリップフロップ５４はそのトリガ入力Ｔに供給される
クロックパルスＣＰ２によって制御される。

クロックパルスＣＰ２は、スケルチ制御論理回路の制御
ライン出力６６上の信号が前記したあらかじめ定められ
たスレシホールドレベルより小さいまたは等しい大きさ
を△φｉがもつと指示する場合にのみ、フリップフロッ
プ５４に供給される。

ライン５０上の△φｉ信号がこのあらかじめ定められた
スレシホールドより大きいならば、フリップフロップ５
４の出力ライン５６上の△φｊ信号は、あらかじめ定め
られたスレシホールドレベルより低い大きさを有した最
後の△φｊ信号に対応する２進数電気信号として保持さ
れる。

また、△φｉ信号があらかじめ定められたスレシホール
ドレベルより高い場合には、データセレクタ５８ａおよ
び５８ｂがライン５６を、△φｊが出力ライン６０上に
現われるように、選択する。

これに対し、△φｉがあらかじめ定められたスレシホー
ルドレベルより小さいかまたは等しい場合には、ライン
５０がライン６０に結合され、△φｉがその上に現われ
る。

ライン６０上の信号はディジタルクリック除去およびス
ケルチ制御回路の出力を形成し、そしてＦＦＭ受信機の
ディジタル−アナログ変換器回路または他の適当な回路
に結合され得る。

次に第４図を特に参照すると、第２図にブロック形式で
例示されたスレシホールド検出器およびスケルチ制御論
理回路６４の好ましい一例の詳細な電気接続図が示され
ている。

回路６４は排他的ＯＲゲート７０およびＮＡＮＤケ−ド
ア ２によって形成されたスレシホールド検出器部分を
含む。

排他的ＯＲゲート７０に対する入力６２ａおよび６２ｂ
は第２図においてライン６２に現われる、または第３図
においてライン６２ａおよび６２ｂに現われる△φｉ信
号の２つの最上位ビットである。

排他的ＯＲゲートＴＯがこのように接続されることによ
り、その出力は、△φｉの２つの最上位ビットが異なる
ときにはいっでも論理ルベルである。

△φｉが２の補数形式であり、かつモジュロ±２ｎ−１
の減算によって得られ、モして△φｉが被減数φｉおよ
び減数φ１−１と同じビット数を有する２進数電気信号
である場合には、△φｉの２つの最上位ビットは△φｉ
に対する値の範囲にわたって同一であり、この範囲の外
側の△φｉの値に対しては異なる。

例えば、△φｉが２の補数形式を有し、かつ６ビツトで
あるならば、△φｉの２つの最上位ビットはその−１６
（２進の２の補数１１００００）から＋１５（２進の２
の補数００１１１１）までの値に対して同じである。

＋１６（２進の２の補数０１００００）から＋３１（２
進の２の補数０１１１１１）までの△φｉの値に対して
、および−１７（２進の２の補数１０１１１１）から３
２（２進の２の補数１ｏｏｏｏｏ）までの△φｉの値に
対して、△φｉの２つの最上位ビットは異なる。

従って、排他的ＯＲゲート７０の出力は、２進数電気信
号△φｉがあらかじめ定められたスレシホールドレベル
を越える大きさを有するときにはいつでも、論理ルベル
である（６ビツトの場合、スレシホールドレベルの大き
さは２の補数形式の△φｉが正であるか負であるかによ
ってそれぞれ１５または１６である）。

排他的ＯＲゲート７０の出力はＮＡＮＩ）ゲート７２に
対する入力の一方を形成し、その他方の入力はライン７
４である。

ライン７４には、△φｉがあらかじめ定められたスレシ
ホールドレベルを越える大きさを有するか否かを決定す
ることが望まれるときに、ときどき論理１のサンプリン
グ信号が供給される。

排他的ＯＲゲート７０によって制御されるＮＡＮＤゲー
ト７２は、あらかじめ定められたスレシホールドレベル
が越され、かつサンプリングパルスがライン７４上に生
じるときにはいつでも、その出力リードＴ６上のサンプ
リングパルスを反転する。

回路６４からの制御ライン６６の出力はリードＴ６に結
合され、そして直接または論理ゲート回路とともに、一
時記憶レジスタ５４およびセレクタスイッチ５８（デー
タセレクタ５８ａおよび５８ｂ）を制御するのに使用で
きる。

排他的ＯＲゲート以外の論理回路が、クリックが生１じ
たか否かを決定するために所望される任意のあらかじめ
定められたスレシホールドレベルを設定するのに利用で
きる。

第４図に例示した回路６４のスケルチ制御部分はあらか
じめ定められた継続時間の設定された時間期間中東じる
クリックの数をカウントするのに使用される。

勿論、各クリックは排他的ＯＲゲート７０の出力に論理
１が出現することによって決定される。

クリックがカウントされるあらかじめ定められた時間期
間の長さは２進カウンタ１５８によって決定される。

２進カウンタ１５８は市販の２進カウンタ１６０，１６
２および１６４から構成される。

２進カウンタ１６０は固定周波数のクロックパルス、例
えば７．２ＫＩＩｚのクロックパルスが供給されるクロ
ック入力Ｃ３を有する。

図示のように接続された回路はこのクロック周波数を１
０２４で割算し、２進カウンタ１５８からの出力リード
１３０上に５０俤のデユーティサイクルと０．１４２２
秒の周期を有する方形波信号を発生する。

５０１％のデユーティサイクルのため、出力リード１３
０上のこの信号は０．０７１１秒のあらかじめ定められ
た時間期間の間低い論理レベルを、また対応する時間期
間の間高い論理レベルを有する。

出力リード１３０上に現われる信号の低い論理レベル部
分のそれぞれ中、クリックの数がカウントされる。

リード１３０上の信号が低論理レベルにあるときの各時
間期間中、クリックの数をカウントすることが２進カウ
ンタ７９の機能である。

２進カウンタ７９はＤ形フリップフロップ８０を含む。

このフリップフロップ８０はそのクロック入力がリード
７８を介してリード７６に接続されており、リード７６
にはクリック信号が発生する。

２進カウンタＴ９はまた、市販の２進カウンタ８２およ
び８４を含み、さらに第４図の上部右側部分に示された
、スイッチ９４、スイッチ９４と関連する抵抗器、イン
バータ１０４，１０６，１０８および１１０、ＮＡＮＤ
ゲート１１２，１１４，１１６および１１８、ならびに
ゲート１２０を含む回路を有する。

ゲート１２０はその４つの入力がＮＡＮＤゲート１１２
，１１４，１１６，１１８の出力に結合されている。

スイッチ９４は４つの極９６，９８，１００および１０
２を有し、そのうちの任意の１つがスイッチの可動アー
ムを介して接地に接続され得る。

スイッチ９４はＦＭ受信機の外部パネルに装着され、ス
ケルチが適用されるレベルの選択を可能にしている。

すなわち、それはあらかじめ定められた時間期間中の、
スケルチ作用を受けたＦＭ受信機の出力をもたらすのに
必要なりリックの数を、直接選択することを可能にする
。

２進カウンタ８４のＢ２ 、Ｃ２およびＤ２出力は図示
されるようにＮＡＮＤゲート１１２，１１４，１１６お
よび１１８の入力端子に接続されている。

これら接続ならびに７．２ＫＩＩｚのＣ３クロック周波
数と図示の２進カウンタ１５８の接続によって、スイッ
チ９４の極９６，９８，１００または１０２に対する接
続は、リード１３０上の信号が低論理レベルである各０
．０７１１秒の時間期間中、１９２カウント、２５６カ
ウント、３２０カウントまたは３８４カウントのカウン
ト動作を２進カウンタ７９にそれぞれ行なわせる。

かくして、スイッチ９４が第４図に示す位置にあると、
２５６のクリックまたは論理ルベル信号が、リード１３
０上の信号が低レベルである時間中に、排他的ＯＲゲー
ト７０の出力に生じなければならず、それによってゲー
ト１２０の出力に論理ルベルスケルチ信号８を発生する
。

第４図に例示した残りの回路は、ゲート１４６゜１４８
および１５０からなるスケルチフリップフロップ、ゲー
ト１２６，１３２，１３８および１４０からなる第２の
フリップフロップ、ならびにインバータ１５２．ゲート
９０，９２，１５４および１５６からなるリセットフリ
ップフロップを含む。

インバータ１２２は、複数のクリックが検出されたとき
にはいつでも、スケルチ信号３を反転してその出力リー
ド１２４上に論理０レベル信号を発生し、ＦＭ受信機出
力をスケルチ操作することが望ましいということを指示
する。

前にのべたように、スケルチ制御出カリードロ８、すな
わちスケルチフリップフロップの出力、はＦＭ受信機出
力を任意適当な態様でスケルチ操作するのに使用できる
。

スケルチ条件が存在するときにはいつでも論理ルベル信
号がスケルチ制御ライン６８上に現われる。

この条件はり一ド１２４上に論理０レベル信号が現われ
ることにより生じる。

インバータ１２２からのり一ド１２４はリセットフリッ
プフロップのゲート１５４の１つの入力に接続されてい
る。

このゲートに対する他の入力はリード１３０、すなわち
２進カウンタ１５８の出力リード上に現われる信号の補
数である。

従って、２進カウンタ１５８および７９は、スケルチ信
号Ｓが発生し、またはリード１３０上の信号の正に移行
する端縁が生じ、時間期間の終了を指示するときにはい
つでも、リセットされる。

２進カウンタ８２，８４，１６０，１６２および１６４
はリード８８および１３４に現われる論理ルベル信号に
よってリセットされ、またＤ形フリップフロップ８０は
リード８６上に生じる論理Ｏレベル信号によってリセッ
トされる。

リセットが生じる正確な時間はゲート１５６の入力リー
ド１５７に供給される信号によって制御される。

論理１信号がリード１３０に現われるときにはいつでも
、リード１２４の信号は、ゲー１−１２６ 。

１３６ 、１３８および１４０を含む第２のフリップフ
ロップによってサンプルされ、スケルチ条件が存在する
か否かを決定する。

ゲート１２６に対する入力リード１２８はサンプル時間
の選択を可能にする。

スケルチ条件が存在しない場合には、第２のフリップフ
ロップはそのリード１４２上の論理ルベルによりセット
される。

リード１３０が論理ルベルである次の時間期間中、リー
ド１２４上の信号は再びサンプルされ、スケルチ条件が
存在するか否かを決定され、存在しない場合には、第２
のフリップフロップはリセットされ、その結果論理Ｏレ
ベル信号がその出力リード１４２上に現われる。

従って、スケルチ条件の発生後、リード１４２が論理０
状態に設定され、スケルチフリップフロップがそのスケ
ルチ制御ライン６．８上に論理Ｏレベルを発生してＦＭ
受信機のスケルチ機能を阻止する前に、２つの連続する
時間期間が必要である。

ゲート人力リード１２８，１４４゜９４および１５７上
の信号はこの制御回路における不所望な論理信号の競合
を阻止するのに使用される。

種々の変形、変更が本発明の精神および範囲から逸脱す
ることなしに、上記したクリック除去およびスケルチ制
御回路においてなし得ることはいうまでもない。

【図面の簡単な説明】

第１図はディジタルＦＭ受信機の一例の一部分を示す概
略ブロック図、第２図はＦＭ受信機用ディジタルクリッ
ク除去およびスケルチ制御回路の一例を示す概略ブロッ
ク図、第３図は第２図にブロックで例示した回路の一部
分の詳細な電気接続図、第４図は第２図にブロックで例
示した回路の他の部分の詳細な電気接続図である。 図の主要な部分を表わす符号の説明は次の通りである。 １０：ＦＭ受信機の一部分の回路、１２：周波数変換回
路、１４，１６：ローバスフィルタ、２２：アークタ・
ンジエント復調器、２６：微分器、２８二ローパスフイ
ルタ、３６：アークタンジェント復調器、４４：遅延回
路、４８：加算器／減算器、５４ニ一時記憶レジスタ、
５８：・スイッチ、６４ニスレジホールド検出器および
スケルチ制御論理回路、３９：φｉレジスタ（Ｄ形フリ
ップフロップ）４８ａｔ４８ｂ：演算論理装置、５８ａ
。 ５８ｂ＝データセレクタ、７９，１５８：２進カウンタ
、１６０，１６２，１６４：２進カウンタ、８０：Ｄ形
フリップフロップ、８２，８４：２進カウンタ。

Claims (1)

1. 【特許請求の範囲】 １ 等しい時間間隔で発生し、かつそれぞれが受信した
   ＦＭ電気信号またはそれから導出された信号の瞬時位相
   角を表わす一連の２進数電気信号を発生するための回路
   を含むＦＭ受信機において、前記２進数電気信号が供給
   され、かつこれら２進数電気信号の変化の時間速度に比
   例する速度変化２進数電気信号を発生するための第１の
   回路と、前記速度変化２進数電気信号によって制御され
   、かつ前記速度変化２進数電気信号のうちのあらかじめ
   定められたスレシホールドレベルより小さいまたは等し
   いものを記憶するための記憶手段を含み、前記速度変化
   ２進数電気信号が前記あらかじめ定められたスレシホー
   ルドレベルを越えたときに前記記憶手段に当該第２の回
   路の出力端子を結合し、前記あらかじめ定められたスレ
   シホールドレベルを越える速度変化２進数電気信号を除
   去または放棄するための第２の回路 とからなる前記２進数電気信号のうちの電気雑音を表わ
   すと決定されたものを除去するためのクリック除去回路
   。 ２ あらかじめ定められた時間期間中、前記第２の回路
   によって除去または放棄された前記速度変化２進数電気
   信号の数をカウントし、そして除去または放棄された速
   度変化２進数電気信号の前記数があらかじめ定められた
   レベルを越える場合に、スケルチ制御電気信号を発生す
   るためのスケルチ制御回路をさらに含む特許請求の範囲
   第１項記載のクリック除去回路。 ３ 等しい時間間隔で発生し、かつそれぞれが受信した
   ＦＭ電気信号またはそれから導出された信号の瞬時位相
   角を表わす一連の２進数電気信号を発生するための回路
   を含むＦＭ受信機において、前記２進数電気信号が供給
   され、かつこれら２進数電気信号の１つが当該第１の回
   路に供給されるときごとに差の２進数電気信号を発生し
   、それによって一連の差の２進数電気信号を発生すると
   ともに、前記２進数電気信号の新しい１つの信号から該
   新しい１つの信号より前の前記２進数電気信号の１つを
   算術減算することによって各折しい差の２進数電気信号
   を発生するための第１の回路と、 前記差の２進数電気信号によって制御され、かつ前記差
   の２進数電気信号のうちのあらかじめ定められたスレシ
   ホールドレベルより小さいまたは等しいものを記憶する
   ための記憶手段を含み、前記差の２進数電気信号が前記
   あらかじめ定められたスレシホールドレベルを越えたと
   きに前記記憶手段に当該第２の回路の出力端子を結合し
   、前記あらかじめ定められたスレシホールドレベルを越
   える差の２進数電気信号を放棄するための第２の回路 とからなる前記２進数電気信号のうちの電気雑音を表わ
   すと決定されたものを除去するためのクリック除去回路
   。 ４ あらかじめ定められた時間期間中、前記第２の回路
   によって放棄された前記差の２進数電気信号の数をカウ
   ントし、そして放棄された差の２進数電気信号の前記数
   があらかじめ定められたレベルを越える場合に、スケル
   チ制御電気信号を発生するためのスケルチ制御回路をさ
   らに含む特許請求の範囲第３項記載のクリック除去回路
   。 ５ 前記スケルチ制御回路が、前記あらかじめ定められ
   た時間期間に対応するあらかじめ定められた継続時間の
   パルスを発生するための第１の２進カウンタと、前記差
   の２進数電気信号によって側割され、かつ前記第２の回
   路によって放棄された前記差の２進数電気信号の数をカ
   ウントするための第２の２進カウンタとを有する特許請
   求の範囲第４項記載のクリック除去回路。 ６ 前記第２の回路の前記出力端子を前記記憶手段に結
   合するための手段が前記第１の回路によって発生される
   各折しい差の２進数電気信号の複数のビットを検査する
   ためのゲート回路と、該ゲート回路によって制御され、
   かつ前記第２の回路の前記出力端子を前記第１の回路に
   、または前記記憶手段に結合するためのデータセレクタ
   とからなる特許請求の範囲第３項記載のクリック除去回
   路。