JPS60121808A - Agc回路 - Google Patents
Agc回路Info
- Publication number
- JPS60121808A JPS60121808A JP22971383A JP22971383A JPS60121808A JP S60121808 A JPS60121808 A JP S60121808A JP 22971383 A JP22971383 A JP 22971383A JP 22971383 A JP22971383 A JP 22971383A JP S60121808 A JPS60121808 A JP S60121808A
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Links
- 230000010354 integration Effects 0.000 claims description 2
- IERHLVCPSMICTF-XVFCMESISA-N CMP group Chemical group P(=O)(O)(O)OC[C@@H]1[C@H]([C@H]([C@@H](O1)N1C(=O)N=C(N)C=C1)O)O IERHLVCPSMICTF-XVFCMESISA-N 0.000 abstract 3
- 239000013317 conjugated microporous polymer Substances 0.000 abstract 3
- 210000003643 myeloid progenitor cell Anatomy 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えば誤シ訂正の適用に有効なディジタル形
軟判定後調器中に用いられるAGC回路に関するもので
ある。
軟判定後調器中に用いられるAGC回路に関するもので
ある。
〈従来技術〉
従来この種の回路−とじて第1図に示すAGC回路が用
いられていた。変調波入力端子11から入力された信号
は、可変利得増幅器12で増幅され、その増幅出力は包
絡線検波器13でレベル検出が行なわれ、その出力は低
域通過フィルり14で平滑化された後、その出力をもっ
て可変利得増幅器12の利得が制御され、増幅器12か
ら変調波出力端子15に基準レベルの信号が出力される
ように動作する。
いられていた。変調波入力端子11から入力された信号
は、可変利得増幅器12で増幅され、その増幅出力は包
絡線検波器13でレベル検出が行なわれ、その出力は低
域通過フィルり14で平滑化された後、その出力をもっ
て可変利得増幅器12の利得が制御され、増幅器12か
ら変調波出力端子15に基準レベルの信号が出力される
ように動作する。
一方、LSI化に適した軟判定復調可能なディジタル形
軟判定復調器(nビット軟判定)は第2図に示すように
構成されていた。即ち変調波入力端子16に入力された
変調波信号はコンノ々レータ11〜1k(k=2n−1
)で互に異なる基準レベルとそれぞれ比較され、その各
出方は軟判定検波器用Dフリップフロップ21〜2kに
端子17がらの再生搬送波により取込まれ、これら出方
は識別回路用Dフリッフリロップ31〜3kKyiIi
i子18がらの再生クロックによシ取込捷れて論理変換
部19へ入力される。論理変換部19は入力が0〜2n
−1の伺れに属するかの判定結果をnビット軟判定出方
端子41〜4nに出力する。
軟判定復調器(nビット軟判定)は第2図に示すように
構成されていた。即ち変調波入力端子16に入力された
変調波信号はコンノ々レータ11〜1k(k=2n−1
)で互に異なる基準レベルとそれぞれ比較され、その各
出方は軟判定検波器用Dフリップフロップ21〜2kに
端子17がらの再生搬送波により取込まれ、これら出方
は識別回路用Dフリッフリロップ31〜3kKyiIi
i子18がらの再生クロックによシ取込捷れて論理変換
部19へ入力される。論理変換部19は入力が0〜2n
−1の伺れに属するかの判定結果をnビット軟判定出方
端子41〜4nに出力する。
第1図に示し7た従来のAGC回路はその変調波出力端
子15を第2図の変調波久方端子16に接続することに
より、ディジタル形軟判定復調器のAGC回路として適
用できる。このように第1図に示した従来のAG’C回
路を第2図に示したディジタル形軟判定復調器に適用し
た場合、包絡線検波器13とコンパレータ11〜In−
1トの2つのレベル検出器を持つことになるため、ハー
ドウェアの増大を招き、またアナログ素子による構成で
あるためLSI化に適さないという欠点があった。
子15を第2図の変調波久方端子16に接続することに
より、ディジタル形軟判定復調器のAGC回路として適
用できる。このように第1図に示した従来のAG’C回
路を第2図に示したディジタル形軟判定復調器に適用し
た場合、包絡線検波器13とコンパレータ11〜In−
1トの2つのレベル検出器を持つことになるため、ハー
ドウェアの増大を招き、またアナログ素子による構成で
あるためLSI化に適さないという欠点があった。
〈発明の目的〉
この発明はこれらの欠点を解決するため、ディジタル膨
軟判定機調器のコンパレータ出力をi4 i利得増幅回
路のレベル検出器と共用化DJ能とし、かつディジタル
索子を用いることによりLSI化に適した構成としたA
GC回路を提供することを目的とする。
軟判定機調器のコンパレータ出力をi4 i利得増幅回
路のレベル検出器と共用化DJ能とし、かつディジタル
索子を用いることによりLSI化に適した構成としたA
GC回路を提供することを目的とする。
〈実施例〉
この実施例では可変利得増幅器12の出力はそれぞれ第
1+第2コンパレータ21,22へ供給される。第1.
第2コンパレータ21,22はそれぞれ増幅器12の最
大出力の十m (1<m< o)を基準とするものであ
り、これらコンパレータ21.22の出力は排他的論理
和回路23へ供給される。排他的論理和回路23の出力
はDフリツプフo ラフ24でクロック発生器25から
の制御クロックにより標本化される。Dフリップフロッ
プ24はアップダウンカウンタ26をアップカウント、
ダウンカウントの切替え制御を行い、アップダウンカウ
ンタ26はクロック発生器25の制御クロックをカウン
トする。カウンタ26の計数値はDA変換器27でアナ
ログ信号に変換され、その変換出力は可変オリ得増幅器
12に利得制御信号として供給される。
1+第2コンパレータ21,22へ供給される。第1.
第2コンパレータ21,22はそれぞれ増幅器12の最
大出力の十m (1<m< o)を基準とするものであ
り、これらコンパレータ21.22の出力は排他的論理
和回路23へ供給される。排他的論理和回路23の出力
はDフリツプフo ラフ24でクロック発生器25から
の制御クロックにより標本化される。Dフリップフロッ
プ24はアップダウンカウンタ26をアップカウント、
ダウンカウントの切替え制御を行い、アップダウンカウ
ンタ26はクロック発生器25の制御クロックをカウン
トする。カウンタ26の計数値はDA変換器27でアナ
ログ信号に変換され、その変換出力は可変オリ得増幅器
12に利得制御信号として供給される。
第1コンパレータ21の基準レベルmが1/βであり、
第2コンパレータ22の基準レベルmが一1乃σである
場合を例にとり回路動作を第4図に示す。第4図Aは増
幅器12からの入力信号(キャリア)28と第1及び第
2コンパレータし、第4図Bは入力信号28が正規レベ
ル(第4図A)の場合を示しておシ、この時第1コンパ
レータ2]の出力は第4図C−1、第2コンパレータ2
2の反転出力は第4図C−1、排他的論理和回路23の
出力は第4図B−3とガる。第41’aCは入力信号2
8のレベルが低下した時の例であり、コンパレータ21
,22、回路23の各出力は第4図C−1,C−2,C
−3Kそれぞれ示すようにパルス幅が狭くなる。第4図
りは入力信号28のレベルが上昇したときの例であり、
コンパレータ21.22、回路23の各出力は第4図D
−1.D−2゜D−3にそれぞれ示すようにパルス幅が
広くなる。
第2コンパレータ22の基準レベルmが一1乃σである
場合を例にとり回路動作を第4図に示す。第4図Aは増
幅器12からの入力信号(キャリア)28と第1及び第
2コンパレータし、第4図Bは入力信号28が正規レベ
ル(第4図A)の場合を示しておシ、この時第1コンパ
レータ2]の出力は第4図C−1、第2コンパレータ2
2の反転出力は第4図C−1、排他的論理和回路23の
出力は第4図B−3とガる。第41’aCは入力信号2
8のレベルが低下した時の例であり、コンパレータ21
,22、回路23の各出力は第4図C−1,C−2,C
−3Kそれぞれ示すようにパルス幅が狭くなる。第4図
りは入力信号28のレベルが上昇したときの例であり、
コンパレータ21.22、回路23の各出力は第4図D
−1.D−2゜D−3にそれぞれ示すようにパルス幅が
広くなる。
第3図において排他的論理和回路23の出力は1〕フリ
ツプフロツプ24で標本化され、アップダウンカウンタ
26の加減算制御を行う。排他的論理和回路23の出力
が第4図B−3に示した状態にあるときの第3図のDフ
リップフロップ24、制御用クロック、アップダウンカ
ウンタ26の動作を第5図に示す。即ち排他的論理和回
路23の出力を第5図A1 クロック発生器25の制御
用クロック波形を第5図Bとし、その立上りでDフリッ
プフロップ24をトリガすると、その出力は第5図Cに
示すように排他的論理和回路23の出力パルス(第5図
A)のマーク率(時間軸上で”1#の占める割合)と同
一のマーク率の低い周波数のパルスとなる。このDフリ
ップフロップ24の出力が1”の時はアップダウンカウ
ンタ26がアップカウント状態になり II Q II
の時はダウンカウント状態になる。
ツプフロツプ24で標本化され、アップダウンカウンタ
26の加減算制御を行う。排他的論理和回路23の出力
が第4図B−3に示した状態にあるときの第3図のDフ
リップフロップ24、制御用クロック、アップダウンカ
ウンタ26の動作を第5図に示す。即ち排他的論理和回
路23の出力を第5図A1 クロック発生器25の制御
用クロック波形を第5図Bとし、その立上りでDフリッ
プフロップ24をトリガすると、その出力は第5図Cに
示すように排他的論理和回路23の出力パルス(第5図
A)のマーク率(時間軸上で”1#の占める割合)と同
一のマーク率の低い周波数のパルスとなる。このDフリ
ップフロップ24の出力が1”の時はアップダウンカウ
ンタ26がアップカウント状態になり II Q II
の時はダウンカウント状態になる。
アップダウンカウンタ26では、第5図Cの信号を制御
入力として第5図Bの制御用クロックの立下がシをカウ
ンタアップ又はカウントダウンし、その語数値は第5図
りに示すように変化する。アップダウンカウ/り26の
旧数値はDA変換器27によりアナログ駁に変侠され、
可変利得増幅器12の利イ仔を゛市1j百jする。
入力として第5図Bの制御用クロックの立下がシをカウ
ンタアップ又はカウントダウンし、その語数値は第5図
りに示すように変化する。アップダウンカウ/り26の
旧数値はDA変換器27によりアナログ駁に変侠され、
可変利得増幅器12の利イ仔を゛市1j百jする。
第4+9Cνこポしたように入力信号28のレベル、り
X小さくなると、排他的@理和回路28の出力のマーク
率が小さくなり、従ってDフリップ20ツブ24の出力
のマーク率も小さくなり、アップダウンカウンタ26の
計数厭が減少し、f)A変換器27の出力も小さくなり
、これに伴って可変利得増幅器12の利得が大きくなる
ようにされる。逆に第4図りに示したように入力信号2
8のレベルが小さくなると、排他的論理和回路28の出
力のマーク率が大きくなり、これに伴ってDフリップフ
ロップ24の出力のマーク率も大きくなり、アップダウ
ンカウンタ26の計数値が増加し、DA変換器27の出
力も大きくなり、oJ変利得増幅器12の利得は小さく
される。このようにして端子15の出力信号のレベルは
はy一定に保持される。
X小さくなると、排他的@理和回路28の出力のマーク
率が小さくなり、従ってDフリップ20ツブ24の出力
のマーク率も小さくなり、アップダウンカウンタ26の
計数厭が減少し、f)A変換器27の出力も小さくなり
、これに伴って可変利得増幅器12の利得が大きくなる
ようにされる。逆に第4図りに示したように入力信号2
8のレベルが小さくなると、排他的論理和回路28の出
力のマーク率が大きくなり、これに伴ってDフリップフ
ロップ24の出力のマーク率も大きくなり、アップダウ
ンカウンタ26の計数値が増加し、DA変換器27の出
力も大きくなり、oJ変利得増幅器12の利得は小さく
される。このようにして端子15の出力信号のレベルは
はy一定に保持される。
なおりフリラグフロップ24、カウンタ26、DA変換
器27は積分回路を構成している。
器27は積分回路を構成している。
第3図中の排他的論理和回路23、Dフリップフロップ
24の順序を変更して第6図に示すようにコンパレータ
21,22の各出力を1〕フリツプフロツプ24a 、
24bで制御クロックによりそれぞれ標本化し、Dフ
リップフロップ24a、24bの出力の排他的論理和を
とるようにしてもよい。
24の順序を変更して第6図に示すようにコンパレータ
21,22の各出力を1〕フリツプフロツプ24a 、
24bで制御クロックによりそれぞれ標本化し、Dフ
リップフロップ24a、24bの出力の排他的論理和を
とるようにしてもよい。
また制御用クロックとしては第7図に示すようにクロッ
ク発生器25aの制御クロックによりDフリップフロッ
プ24金トリガ17、クロック発生器25bの制御クロ
ックをカウンタ2Gで計数してもよい。この場合クロッ
ク発生器25a 、25bの制御クロックは互に分周関
係にあり、つ捷り位相同期させ、カウントする時にカウ
ンタ26をアップカウント状態又はダウンカウント状態
に確実に制御するようにすることか好ましい。
ク発生器25aの制御クロックによりDフリップフロッ
プ24金トリガ17、クロック発生器25bの制御クロ
ックをカウンタ2Gで計数してもよい。この場合クロッ
ク発生器25a 、25bの制御クロックは互に分周関
係にあり、つ捷り位相同期させ、カウントする時にカウ
ンタ26をアップカウント状態又はダウンカウント状態
に確実に制御するようにすることか好ましい。
〈効 果〉
この発明のAGC回路は前述のような構成になっている
ため、例えばディジタル形軟判定復調器に入力される変
調波入力信号を増幅する可変利得増幅器のAGC回路に
個用する時、そのコンパレータの一部をAGC回路のコ
ンパレータとして兼用することができる。例えば第8図
に第2図、第3図と対応する部分に同−符号を付けて示
すように、軟判定彷勇器のコンパレータ11〜1に中の
基準レベルか十mのコンパレータ11の出力と、基準レ
ベルか十mのコンパレータ1jの出方上を排他的論理和
回路23へ供給すればよい。このようにしてAGC回路
のレベル検出回路を省略することができる。またこの発
明の回路はディジタル素子で構成されるだめ回路の無調
整化、■c化が図れる利点がある。
ため、例えばディジタル形軟判定復調器に入力される変
調波入力信号を増幅する可変利得増幅器のAGC回路に
個用する時、そのコンパレータの一部をAGC回路のコ
ンパレータとして兼用することができる。例えば第8図
に第2図、第3図と対応する部分に同−符号を付けて示
すように、軟判定彷勇器のコンパレータ11〜1に中の
基準レベルか十mのコンパレータ11の出力と、基準レ
ベルか十mのコンパレータ1jの出方上を排他的論理和
回路23へ供給すればよい。このようにしてAGC回路
のレベル検出回路を省略することができる。またこの発
明の回路はディジタル素子で構成されるだめ回路の無調
整化、■c化が図れる利点がある。
第1図は従来の可変利得増幅回路を示すブロック図、第
、2図はディジタル形軟判定回路を示すブロック図、第
3図はこの発明の実施例を示すブロック図、第4図及び
第5図はそれぞれ第3図の実施例の動作説明図、第6図
及び第7図はそれぞれ第3図の実施例の一部変形例を示
すブロック図、第8図はこの発明のAGC回路とディジ
タル形軟判定回路とを組合せた例を示すブロック図であ
る。 11:変調波入力信号、12:可変利得増幅器、15:
変胸波出カ端子、11〜lk、21,22:コンパレー
タ、24:Dフリップフロップ、26:アップダウンカ
ウンタ、27:DAr換器。 特許出願人 日本さ信亀詰公社 代理人草野 卓 A74 図 767 オ7 図
、2図はディジタル形軟判定回路を示すブロック図、第
3図はこの発明の実施例を示すブロック図、第4図及び
第5図はそれぞれ第3図の実施例の動作説明図、第6図
及び第7図はそれぞれ第3図の実施例の一部変形例を示
すブロック図、第8図はこの発明のAGC回路とディジ
タル形軟判定回路とを組合せた例を示すブロック図であ
る。 11:変調波入力信号、12:可変利得増幅器、15:
変胸波出カ端子、11〜lk、21,22:コンパレー
タ、24:Dフリップフロップ、26:アップダウンカ
ウンタ、27:DAr換器。 特許出願人 日本さ信亀詰公社 代理人草野 卓 A74 図 767 オ7 図
Claims (2)
- (1) 入力変調信号を増幅する利得可変の可変利得増
幅器と、その可変利得増幅器の出力をその最大振幅の±
m(0<m<1)を基準レベルとして振幅比較する第1
及び第2コンパレータと、これら第1及び第2コンパレ
ータの出力の論理和又は排他的−理和をとる論理回路と
、その論理回路出力を平滑化し、積算し、上記可変利得
増幅器の利得を制御する積分回路とより構成されるAG
C回路。 - (2)上記積分回路は上記論理回路の出力を制御クロッ
クにより標本化するフリップフロッグと、上記制御クロ
ックをカウントクロックとし、上記フリップフロップの
出力によシ加算又は減算制御されるアップダウンカウン
タと、そのアップダウンカウンタの出力をアナログ量に
変換するDA変換器とよシ構成されている特許請求の範
囲第1項記載のAGC回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22971383A JPS60121808A (ja) | 1983-12-05 | 1983-12-05 | Agc回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22971383A JPS60121808A (ja) | 1983-12-05 | 1983-12-05 | Agc回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60121808A true JPS60121808A (ja) | 1985-06-29 |
Family
ID=16896530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22971383A Pending JPS60121808A (ja) | 1983-12-05 | 1983-12-05 | Agc回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60121808A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0374641A2 (de) * | 1988-12-21 | 1990-06-27 | Siemens Aktiengesellschaft | Verfahren zur Ausregelung von Amplitudenschwankungen zweier um 90o el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge und Schaltungsanordnung zur Durchführung des Verfahrens |
-
1983
- 1983-12-05 JP JP22971383A patent/JPS60121808A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0374641A2 (de) * | 1988-12-21 | 1990-06-27 | Siemens Aktiengesellschaft | Verfahren zur Ausregelung von Amplitudenschwankungen zweier um 90o el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge und Schaltungsanordnung zur Durchführung des Verfahrens |
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