JPH0630476B2 - ト−ン検出装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は、特に立体音（ステレオ）信号とともに使用さ
れるトーン検出装置の分野に関し、更に具体的には、雑
音性信号の存在下のもとでパイロット信号の誤検出を改
善したトーン検出装置に関する。

多くのトーン検出器は、能動もしくは受動の低域通過又
は帯域通過フイルタから主として構成され、直流モード
の制御信号を得るために整流された出力を与えることは
よく知られている。このようなシステムの１つが、本発
明と同一の譲受人に譲渡された米国特許第４，１５９，
３９８号明細書に開示されている。この米国特許は、極
めて低い周波数の“ステレオ存在信号(stereo presence
signal)”又はパイロツトトーンを含む信号のＡＭステ
レオ送信及び受信について開示する。簡単なフイルタ／
整流器の組合わせによって発生する１つの問題点は、誤
つたステレオ表示信号が、トーン周波数もしくはその極
く近傍の周波数にある雑音信号又は他の信号によつてト
リガされ得ると云うことである。誤検出状態であるステ
レオ受信機の使用者は、明滅する表示ランプを見て、
“中間の(middle)”又はモノフオニツク(monophonic)位
置と分離したステレオ位置との間を前後に移動するオー
デイオ（可聴）音声を聞くであろう。

このような問題をおおよそ解決した回路は、本発明と同
一の譲渡人に譲渡された同時係属中の米国特許出願第２
１８，８７８号明細書において開示されている。その回
路は、本発明の基礎を構成するものであり、好ましい実
施例の詳細な説明において明らかとなるであろう。一般
に、その回路は、“検出(detect)”を通報する以前に
は、所望の周波数の一定数のサイクルを検出し、“非検
出(non-detect)”を通報する以前には、一定数の欠落サ
イクル(missing cycles)を検出する。従つて、１つの欠
落サイクル又は２つ(a missed cycle or two)の欠落サ
イクルは、受信機動作又はステレオ表示に何ら影響を与
えない。この先行技術による回路は、完全な動作が可能
であるが、所望信号が極めて弱くかつ同一チヤネル干渉
(co-channel interference)が存在する場合には、受信
される信号から多数の誤りを検出することになる。

発明の目的 従つて、本発明の目的の１つは、本質的に誤検出のない
トーン検出装置を提供することである。

本発明の特定の目的の１つは、雑音を帯びた入力信号で
も動作するトーン検出装置を提供することである。

更に、本発明の他の目的は、ＡＭステレオ受信機に使用
するのに適しているトーン検出装置を提供することであ
る。

発明の構成 本発明の構成は下記に示すとおりである。即ち、本発明
は、所定周波数の１つの信号を含む信号を受信する入力
手段と、 前記入力手段に結合され、前記所定周波数又はその近傍
の受信信号のみを出力する濾波器手段と、 前記濾波器手段の出力に結合され、濾波された前記信号
サイクル各々の振幅を所定の振幅レベルと比較する比較
器手段と、前記濾波器手段の出力に結合され濾波された
前記信号から前記所定周波数のクロック信号を生成する
クロック発生手段と、前記比較器手段及びクロック発生
手段に結合され前記クロック信号に応答して前記比較器
手段から与えられた情報をシフトするシフトレジスタ手
段と、前記シフトレジスタ手段の出力に結合され、前記
信号の各サイクルが少くとも前記所定の振幅を有する第
１所定数の連続サイクルの受信にのみ応答して第１出力
信号を与え、所定の振幅以下の絶対値を有する前記信号
の第２所定数の連続サイクルの受信にのみ応答して第２
出力信号を与える論理手段とを含む第１回路手段と、 前記シフトレジスタ手段の出力と前記論理手段の出力と
に結合され、所定の振幅以下の絶対値を有し、少なくと
も所定振幅を有する少なくとも１サイクルに続く前記第
２所定数の連続サイクルの受信に応答して所定期間出力
される出力信号を与えるタイミング手段と、ゲート手段
とを含む第２回路手段と、 前記論理手段の出力信号の応答して、前記第１及び第２
出力信号のいずれかを与える応動手段と、 前記第１及び第２回路手段に結合され、前記タイミング
手段からの出力信号が出力されている期間中前記応動手
段からの信号を阻止するゲート手段と、 を備えるトーン検出装置である。

また本発明の実施態様として、前記受信信号は放送信号
であり、前記入力手段は、少なくとも１個のＲＦ段を含
み、前記ＲＦ段に結合され、前記ＲＦ段の出力に応答し
て中間周波信号を与える回路及び該回路に結合され、中
間周波信号の変調を検出する検波器手段、を備えること
を特徴とするトーン検出装置である。

また本発明の実施態様として、前記所定周波数の信号
は、極めて低いオーデイオ周波数であり、前記濾波器手
段は低域通過フイルタであるトーン検出装置である。

また本発明の実施態様として、前記濾波器手段は、所定
周波数に中心を置く帯域通過フイルタであるトーン検出
装置である。

また本発明の実施態様として、前記クロック発生手段
は、第１検出閾値を有し、前記濾波器手段の出力を受信
するように結合することを特徴とするトーン検出装置で
ある。

また本発明の実施態様として、前記比較器手段は、第１
検出閾値より高い第２検出閾値を有し、前記濾波器手段
の出力を受信するように結合されることを特徴とするト
ーン検出装置である。

また本発明の実施態様として、前記比較器手段の出力に
よりセットされ、前記クロック発生手段の出力によって
リセットされるように結合された第１ラッチング手段を
前記シフトレジスタ手段のデータ入力段に備えることを
特徴とするトーン検出装置である。

また本発明の実施態様として、前記論理手段は、前記シ
フトレジスタ手段の出力を受信するために結合された第
１及び第２論理ゲートから構成されることを特徴とする
トーン検出装置である。

また本発明の実施態様として、前記応動手段は、前記各
論理ゲートの出力によってセットされかつリセットされ
るように結合されることを特徴とするトーン検出装置で
ある。

また本発明の実施態様として、前記第１論理ゲートは、
アンドゲートであり、前記シフトレジスタ手段の出力に
おいて第１所定数の連続する１に応答して出力を与える
ものであり、前記第２論理ゲートは、ノアゲートであ
り、前記シフトレジスタ手段の出力において第２所定数
の連続する０に応答して出力を与えることを特徴とする
トーン検出装置である。

発明の概要 所定の、極めて低い周波数の１つの信号を含む信号を受
信する回路において、上記および他の目的が明らかにな
る。受信した信号は、所定の周波数から離れた周波数に
おけるすべての信号を除去するために濾波（フイルタ）
される。フイルタ出力は、ラツチング回路(latching ci
rcuit)に結合され、一定の振幅を有する一定数のサイク
ルが逐次連続的に検出された場合に、１つの出力信号を
与え、一定数のサイクル数が欠落しているか、又は、不
充分な振幅の場合には、第２の出力信号を与える。

しかしながら、もしフイルタ出力が一定の振幅を有する
１個又はそれ以上のサイクルを含み、それに続いて一定
振幅以下の振幅を有する長い直列(series)のサイクルを
具える場合には、タイマが動作可能となり、その結果と
して一定振幅のいかなる連続パルスを検出しても所定の
期間だけ“検出信号(detect)”の発生を阻止することに
なる。この信号系列(signal sequence)のいかなる反復
繰り返しによつてもタイマを再トリガすることになるで
あろう。受信信号がかなり強い場合に生じる誤電位(pot
ential for falsing)は大きく低減化され、しかもその
回路は前に説明したより簡単なモードにて機能すること
が可能となる。

少なくとも所定のピーク振幅を有する一定数の低周波数
のサイクルが検出された時にラツチ回路がロツクオンす
る。トーン検出器は、受信した信号内の不要な周波数を
フイルタによつて除去する。その後は、第２の一定数の
欠落(missing)もしくは低い振幅のサイクルを検出する
と、ラツチ回路をリセツトする。受信した信号強度が弱
いか或いは非常に品質が悪いことを検出器が決定する場
合には、誤(false)検出信号は本質的に抑制される。そ
の回路は、モノラル／ステレオ(mono/stereo)表示を与
え、モードスイツチング（切替え）を行なうために、差
チヤネル(difference channel)（Ｌ−Ｒ）に対して、低
い周波数のトーンが加えられる場合には、ＡＭステレオ
音声信号とともに使用するのに特に適している。

好ましい実施例の詳細な説明 第１図は本発明の第１の実施例としてのトーン検出装置
９４のブロツク構成図である。第１図のブロツク図にお
いて、入力端子１１における帯域通過フイルタ１０への
入力信号は、通常は広範囲の周波数を含んでいる。多く
の応用例では、これらの周波数は、ある制御目的のため
に検出される１つの特定のオーデイオ周波数を含む。１
つの特定の応用例として、受信したステレオ信号内にパ
イロツトトーンを含むＡＭステレオ（立体音声）受信機
が説明されるが、本発明は、これに限定されるものでは
ない。実際に、いかなる装置に対しても適用可能であ
り、受信した信号内の単一の周波数を検出するために必
要とされる装置だけではなく、雑音又は他の干渉信号が
存在する場合に、誤つて信号を検出するのを抑制するこ
とが必要な装置に対しても適用可能である。

帯域通過フイルタ１０は、極めて狭い帯域通過フイルタ
であることが望ましいが、低域通過フイルタ、高域通過
フイルタ又はより広い帯域通過フイルタが特定の応用に
おいて使用されることも可能である。帯域通過フイルタ
１０の出力は、２つの比較器１２及び１４に個別に結合
される。比較器１２の出力はラツチ回路Ｌ１の“リセツ
ト(reset)”入力Ｒとシフトレジスタ１８の“クロック
(clock)”入力ＣＬに結合される。比較器１４の出力は
ラツチ回路Ｌ１の“セツト(set)”入力Ｓに結合され
る。ラツチ回路Ｌ１の出力Ｑはシフトレジスタ１８のデ
ータ入力Ｄに結合され、しかもこの相互接続には、必要
があれば、遅延回路１９が含まれていてもよい。シフト
レジスタ１８の出力は２個の論理ゲート、即ちアンド
（ＡＮＤ）ゲート２０及びノア（ＮＯＲ）ゲート２２に
並列に結合される。簡単にするために、シフトレジスタ
１８の３個の出力端子Ｑ０、Ｑ１及びＱ２のみが示され
ているが、所望の出力数“ｎ”が適用可能であり、その
数は典型的には４乃至６であるということが明らかであ
る。シフトレジスタ１８のＱ２（或いはＱｎ）出力は、
ラツチ回路Ｌ２の“リセツト(reset)”入力Ｒに結合さ
れる。アンド（ＡＮＤ）ゲート２０の出力はラツチ回路
Ｌ３の“セツト(set)”入力Ｓに結合され、ノア（ＮＯ
Ｒ）ゲート２２の出力はラツチ回路Ｌ３の“リセツト(r
eset)”入力Ｒに結合される。ラツチ回路Ｌ３の出力Ｑ
はアンド（ＡＮＤ）ゲート２４に結合される。

ノア（ＮＯＲ）ゲート２２の出力はまたインバータ回路
２６を介してオア（ＯＲ）ゲート２８の１つの入力に結
合され、そのオア（ＯＲ）ゲート２８の他方の入力はラ
ツチ回路Ｌ２の出力Ｑに結合される。ラツチ回路Ｌ１〜
Ｌ３は、例えばモトローラ社のMC14043Bのような４個の
ノアＲ−Ｓラツチ回路を有する内の３個を使用して実施
できる。シフトレジスタ１８は例えばモトローラ社のMC
14015のように２個の４ビツトスタテイツクシフトレジ
スタによつて実施できる。シフトレジスタ１８の“リセ
ツト(reset)”入力Ｒとラツチ回路Ｌ２の“セツト(se
t)”入力Ｓとは入力端子３０を介して結合され、同調中
にトーン検出器回路の動作を禁止(shutting down)する
ために、同調外れ(out-of-lock)検出器のような外部回
路（図示せず）に結合することができる。オア（ＯＲ）
ゲート２８の出力は、例えばモトローラ社のMC1555のよ
うなタイミング回路３２の“トリガ(trigger)”入力Ｔ
及び“リセツト(reset)”入力Ｒに結合される。典型的
な時間遅延は、２５Hzのトーンに対して７５０msecとな
るであろう。タイマ３２の出力はインバータ回路３４を
介して、アンド（ＡＮＤ）ゲート２４の第２の入力に結
合され、アンド（ＡＮＤ）ゲート２４の出力は端子３６
に結合され、制御目的に利用される。

次に、第１図のトーン検出装置９４の各回路の構成及び
その動作、機能について説明する。

第１図のトーン検出装置９４の回路は、図示のとおりラ
ツチＬ１、ラツチＬ２、ラツチＬ３、シフトレジスタ１
８、及びその他１１個の回路素子より構成される。

入力端子は１１として番号付けされる。これにはＡＭス
テレオデコーダからのＬ−Ｒ信号の出力が与えられる。
この出力信号は２５Hzのパイロツト信号を含む。以下、
各部の動作を説明する。

ブロツク番号１０ この帯域通過フイルタ１０は中心周
波数を２５Hzとする回路である。この回路の目的は２５
Hzパイロツトトーン以外のすべての成分を取り除くこと
である。

ブロツク番号１２ 比較器１２は、零交叉検出器であ
る。この回路の目的は２５Hzのクロツク周波数を発生す
ることである。このクロツクは、ラツチＬ１をリセツト
するために用いられ、かつシフトレジスタ１８を介して
データをシフトさせるために用いられる。

ブロツク番号１４ 比較器１４は、所定の振幅レベルが
設定される閾値検出器であり、帯域通過フイルタ１０の
出力におけるパイロツトトーン信号は、通常の動作条件
のもとですべてのサイクルで超えることが予想される。
従つて、この回路（比較器１４）は１ビツトのアナログ
−デジタルコンバータとして記述することができる。

ラツチＬ１ このラツチは、シフトレジスタ１８に情報
を送るために、比較器１４で発生したデジタル情報を蓄
積し、調整するデバイスである。

遅延回路１９ この回路は、非同時クロツクパルス(non
simulataneous clock pulses)を与えるために、各々の
クロツクサイクルの後、短い時間、ラツチＬ１の出力か
らの情報を遅延させる。

シフトレジスタ１８ この回路は、その情報が発生した
相対的な時間に沿つてアナログ−デジタルコンバータか
らの情報を蓄積する。この情報は時間に関して連続した
順序でシフトレジスタ１８内に１、０の情報として蓄積
される。従つて、シフトレジスタ１８の出力を検査する
ことによつて、決定を行う際の相対的な誤りの可能性(r
elative possibility of error)を決めることができ
る。もし、そのシフトレジスタ１８の出力における情報
がすべて１であるならば、パイロツトトーンの存在の可
能性(possibility of a pilot)は高い。しかしながら、
パイロツトトーンが存在するにもかかわらず、すべてが
０となる可能性は実際上存在しえない。

ノア（ＮＯＲ）ゲート２２ もしこの回路が高であるな
らば、シフトレジスタ１８の出力がすべて０であるの
で、ステレオパイロツトトーンの存在が非常に低いこと
を示す。

アンド（ＡＮＤ）ゲート２０ もしこの回路の出力が１
であるならば、ステレオパイロツトトーンが高い確率で
存在することを示す。このことはシフトレジスタ１８が
すべて１であることを示す。

ラツチＬ３ この回路は、アンド（ＡＮＤ）ゲート２０
或いはノア（ＮＯＲ）ゲート２２のいずれかで発生した
最新の情報(last information)を蓄積する。アンド（Ａ
ＮＤ）ゲート２０及びノア（ＮＯＲ）ゲート２２ととも
に、この回路はシフトレジスタ内に蓄積された１の量を
決定する。図示した回路は、ステレオパイロツトを表示
するためには（連続的に発生した）１が全てに転送され
ていなければならないし、モノラルを表示するためには
（連続的に発生した）０が転送されていなければならな
い。

ラツチＬ３の出力は多くの場合、正確なステレオ表示を
与えるであろう。しかしながら、非常に雑音の多い環境
下では、２５Hzのバースト信号のエネルギーがシフトレ
ジスタ１８の長さで決まる動作時間よりも長い時間、帯
域通過フイルタ１０を動作させて、誤つたステレオの表
示を与えることになる。このことを防止するためには、
帯域通過フイルタ１０の動作時間よりも長い時間動作で
きるようにシフトレジスタ１８の長さを設定する必要が
ある。しかしながら長く設定すると、その信号中に雑音
成分を多く含むとステレオモードへの切換わる時間を著
しく長くさせることになる。ラツチＬ２、インバータ２
６、オア（ＯＲ）ゲート２８、タイマ３２、インバータ
３４及びＡＮＤゲート２４は、デュアルモード回路を構
成する。シフトレジスタ１８の項において詳しく説明し
たように、パイロツトトーンが存在する時にシフトレジ
スタ１８内がすべて０となる可能性は実際上はゼロであ
つて、しかも誤つたパイロツトを表示するすべて１とな
る可能よりもずつと低い。デユアルモード回路は、シフ
トレジスタ１８内がすべてゼロとなる状態をさがし、こ
の情報を利用する。もしすべてがゼロである状態を検出
すると（いかなるパイロツトも存在しないということを
表示する。）、その後に、シフトレジスタ１８がすべて
ゼロの状態でない状態になっても、予め選択された長さ
の時間が経過するまで、タイマ３２が動作し、かつデコ
ーダがステレオになることを抑制する。従つて、タイマ
３２は、ノア（ＮＯＲ）ゲート２２によつてすべてのゼ
ロが検出された時にはいつでも、シフトレジスタ１８の
動作時間を実質的に長くする効果がある。すなわち、デ
ユアルモード回路は、タイマ３２が動作していない期間
中ラツチＬ３の出力を出力端子３６に与え（第１動作モ
ード）、タイマ３２が動作するとラツチＬ３の出力を遮
断する（第２動作モード）。２５Hzのバーストエネルギ
ーよりもずつと長い期間を与えるので、シフトレジスタ
１８が全て１で蓄積され、かつまたタイマ３２の長さを
越えて動作しかつ誤つたステレオの表示を与えることは
ない。

ラツチＬ２ このラツチはデユアルモード回路を初期化
するために外部の論理源(logic source)によつて設定さ
れる。このことは、新しい局(station)が受信機によつ
て捕捉される時にはいつでも行なわれる。このモードに
おいて、タイマ３２は、ラツチＬ２の出力上における１
によつてリセツトされる。局(station)が捕捉された時
には、外部の論理源に接続されるピン上の１はゼロ
（０）に変化する。Ｌ−Ｒ信号上におけるランダムノイ
ズによつて、１つの１は、時として、シフトレジスタ１
８内へ注入されてＱ２へシフトされ、その結果ラツチＬ
２をリセツトするように動作するであろう。外部の論理
源(logic source)によつて行なわれるシフトレジスタ１
８へのリセツト動作により、シフトレジスタ１８にゼロ
がロードされる時、局(station)の変化における時間を
タイマ３２が長くすることをこのことは防止する。雑音
によつて発生した考えられる１は、また入力端子３０の
変化で意図的に発生するおそれもある。

インバータ２６ この回路は、シフトレジスタ１８の出
力上においてすべてのゼロ（０）が検出される時はいつ
でも低(low)表示を与える論理出力３Ｇを反転する。

オア（ＯＲ）ゲート２８ この回路はラツチＬ２とイン
バータ回路２６との間の論理和（ＯＲ）を取り、１がＱ
２で検出された後でシフトレジスタ１８がすべてゼロで
ある場合にのみ低(low)出力を与える。この出力におけ
るゼロは、タイマ３２をリセツトする。

タイマ３２ 動作中或いは再動作中にタイマ回路３２
は、そのタイミングサイクル最小の長さだけステレオへ
のデコーダ遷移(transition)を遅延させる。もし、この
サイクル期間中に、シフトレジスタ１８におけるすべて
のゼロ表示が繰り返されるならば、タイマ３２はリセツ
トされかつタイミングサイクルは繰り返される。いつた
ん、タイミングサイクルが終了すると、その時には、デ
コーダはステレオの状態になり、ラツチＬ３は、シフト
レジスタ１８の出力においてすべて１が検出されたとい
うことを表示するであろう。

インバータ３４ インバータ３４は、タイマ３２が動作
中である時にインバータ出力が低(low)となるようにタ
イマ３２の出力を反転する。

アンド（ＡＮＤ）ゲート２４ この回路はタイマ３２と
ラツチＬ３からの情報との論理積（ＡＮＤ）をとる。従
って、もしタイマ３２が動作中であるならば、タイマ３
２は、ラツチＬ３からのパイロツト表示を禁止するよう
アンド回路を制御する。このことは、１つのオールゼロ
（０）がシフトレジスタ１８内において検出される時に
はいつでも、最小のタイマ長さだけステレオ表示を遅延
させる。従つて、この回路は、静寂な環境におけるパイ
ロツト表示の時間を増大させることなしに雑音の多い環
境下において誤りの生ずる機会を著しく減少させる。

第２図は、第１図のトーン検出装置９４を論理回路の形
式で模式的に示した図であり、第３図のタイミングチヤ
ート図に関連して説明される。前述したように、帯域通
過フイルタ１０の入力端子１１における信号は多数の周
波数成分から成るが、帯域通過フイルタ１０の出力信号
はフイルタ回路の設計に依存して、本質的にサイン波形
（３Ａ）となるであろう。もちろん、最大振幅は変化
し、できるだけ短時間に零（０）に移行するであろう。
信号３Ａ（第２図，第３図）は、異なる閾値レベルを有
する比較器１２及び１４に結合される。比較器１２に対
する閾値は零又は零近傍であり、従つて比較器１２は本
質的に零交叉検出器(zero crossing detector)として機
能する。比較器１２はトリガするのに、通常は、トーン
周波数又はその近傍において充分な外部信号が存在する
ことから、比較器１２の出力（３Ｂ）は、トーン周波数
においてかなり正確な矩形波となるであろう。信号３Ｂ
は、ラツチ回路Ｌ１のリセツト信号として作用する役割
の他に、シフトレジスタ１８のクロック入力信号として
作用する。

第３図の線(line)２７によつて表示されたように、比較
器１４の閾値は、幾つかの点において、トーン信号の期
待されるピーク振幅値近傍でしかもそれよりも低くセツ
ト（設定）されることが望ましい。従つて、比較器１４
の出力パルス（３Ｃ）はパルス３Ｂよりも狭帯域となる
であろう。ラツチ回路Ｌ１は３Ｃの立ち上がり端によつ
てセツトされ、３Ｂの立ち上がり端によつてリセツトさ
れる。

ラツチ回路Ｌ１の出力３Ｄはシフトレジスタ１８の“デ
ータ(date)”入力に結合される。線(line)３Ｅは簡単化
して図面に描くためにシフトレジスタ１８の３個の並列
出力のみを示しており、実際の実施例では、もつと数多
くの出力が使用される。適当な周波数及び振幅を有する
信号の第１（最初）の検出において、ラツチ回路Ｌ１か
らシフトレジスタ１８まで、論理レベル“１”が結合さ
れ、クロツクが入力されると、シフトレジスタ１８のＱ
０出力において論理レベル１が現われ並列出力として０
−０−１が現われる。第２及び第３の連続検出におい
て、シフトレジスタ１８の出力は、それぞれ０−１−１
及び１−１−１となる。第３検出において、アンド（Ａ
ＮＤ）ゲート２０へのすべての入力は論理レベル１とな
り、従つて、ラツチ回路Ｌ３のセツト入力に論理レベル
１が結合され、そのラツチ回路Ｌ３の出力は信号３Ｈに
おいて明らかなように論理レベル１となる。

もしラツチ回路Ｌ３がラツチされた後に、トーン信号の
１サイクルが欠落しているか、又は（周期３８に示され
るように）余りに低い値である場合には、３Ｃの１パル
スが欠落し、シフトレジスタ１８の出力は１−１−０と
なる。一方、ラツチ回路Ｌ３はラツチされたままに留ま
る。しかしながら、もしも周期４０におけるように、３
Ｃの３個のパルスが欠落しているか又は余りに低い場合
には、シフトレジスタ１８の出力は０−０−０となる。
シフトレジスタ１８の出力はまたノア（ＮＯＲ）ゲート
２２の入力となることから、ノア（ＮＯＲ）ゲート２２
はここで論理レベル１を出力し、ラツチＬ３をリセツト
しラツチ回路Ｌ３の出力を零に移行させる。ラツチ回路
Ｌ３の出力３Ｈは帯域通過フイルタ１０の出力信号３Ａ
において３個の連続した正常なサイクルが検出されるま
で、零に留まる。アンド（ＡＮＤ）ゲート２０及びノア
（ＮＯＲ）ゲート２２は同数の入力を有する必要はない
ことに注目すべきである。換言すれば、ラツチ回路Ｌ３
をセツト(set)するために必要な連続サイクル数は、必
ずしもラツチ回路Ｌ３をリセツトするために必要とする
欠落サイクル数と同数である必要はない。入力端子３０
からの信号はまたラツチ回路Ｌ２の入力をセツト(set)
するように結合され、シフトレジスタ１８のＱ２出力は
リセツト(reset)入力に結合される。Ｑ２に論理レベル
１が現われる場合、ラツチ回路Ｌ２の出力３Ｊは論理低
レベルに移行し、ここで論理低レベルに留まる。次い
で、もしも一連の零が信号３Ｄに現われ、シフトレジス
タ１８をみたし、従つて、ノア（ＮＯＲ）ゲート回路２
２の出力３Ｇが論理高レベルに移行する場合には、（オ
ア（ＯＲ）ゲート２８の第２入力における）インバータ
２６からの信号出力はタイマ３２のトリガ／リセツト端
子上において下降波形(falling wave form)を与える。
この下降波形はタイマ３２をリセツトし、従つてラツチ
回路Ｌ１からの次の論理レベル“１”はタイミング周期
Ｔ１を開始させ、その周期Ｔ１はアンド（ＡＮＤ）ゲー
ト２４の１入力を零にする。端子３６の出力は、また、
零となるか又は“パイロツトトーンのない(no pilot to
ne)"信号となる。

周期Ｔ１の期間中、もしも３個の零が（第３図の時点４
２におけるように）再びシフトレジスタ１８を満たす場
合には、タイマ３２はオア（ＯＲ）ゲート２８から別の
下降波形によつてリセツトされる。シフトレジスタ１８
における次の論理レベル１は、タイミング周期Ｔ２を開
始させる。シフトレジスタ１８が連続して論理レベル１
で満たされ、ラツチ回路Ｌ３を論理高レベルにセツト
（設定）するとしても、周期Ｔ２が終了するまでいかな
るパイロツト検出信号も端子３６にいて発生されない。
なぜならば、検出装置は、連続した論理レベル１が必ず
しもステレオ信号を表わすとは限らないからである。モ
ノフオニツク（モノラル）信号の受信中における、偶発
的な論理レベル１の検出（誤検出）は、出力端子３６に
おける“ステレオ検出”出力信号を発生させることはな
い。従つて、極めて雑音性の高い信号の期間中であつて
も、パイロツト検出器は誤検出を回避できる。

第４図は、第２図のトーン検出装置９４の論理回路図の
変形であつて、タイマ３２がカウンタ４６と置き換えら
れる。カウンタ４６のクロック入力はラツチ回路Ｌ３の
出力信号３Ｈを受信するように結合される。信号３Ｈは
またオア（ＯＲ）ゲート４８に結合されており、そのオ
ア（ＯＲ）ゲート４８はまた入力端子３０からの信号を
受信する。オア（ＯＲ）ゲート４８からの出力信号はシ
フトレジスタ１８に対するリセツト信号であり、ラツチ
回路Ｌ２に対するリセツト信号である。従つて、ラツチ
回路Ｌ２は論理高レベルに移行し、シフトレジスタ１８
はタイマ３２がタイムアウトするまでラツチ回路Ｌ３が
論理レベル１を出力するたび毎にクリアされる。

第５図において、検出装置の別の実施例が示されてお
り、そこでは、入力端子１１における受信信号は帯域通
過フイルタ１０′内において濾波（フイルタ）され、パ
イロツト信号が存在する限り、増幅器５２に結合される
信号がその増幅器の負の入力端子における基準電圧以上
に留まるように充分に長い時定数をもつピーク検出器５
０に結合される。パイロツト信号が欠落している期間
中、その正入力は典型的には６０msec間、負の入力レベ
ル以上に留まるであろう。増幅器５２は信号を論理レベ
ル１又は論理レベル零に変換し、次いで積分回路５４に
おいて積分される。積分器（回路）５４の出力信号はパ
イロツト信号が検出される限り、そして正の最大電圧に
到達するまで、本質的に滑らかな上昇傾斜特性となる。
次に、もしもパイロツト信号が一時間周期の間欠落して
いる場合には、積分器５４の出力は零まで下降する。積
分器５４の出力はウインドー検出器５６に結合され、そ
のウインドー検出器５６はともに積分器５４の最大電圧
よりも低く、異なる閾値を有する２個の比較器５８及び
６０を含んでいる。もしウインドー検出器５６の比較器
５８が正方向に始動され、パイロツトトーンを表示する
場合には、出力端子３６には論理出力高(high)レベルが
現われる。もし積分器５４の出力が（比較器６０の）低
い閾値以下に移行するならば、遅延回路６２が充電され
る。バツフア増幅器６４は、遅延回路６２がウインドー
検出器５６の低い閾値以下に放電するまでパイロツト検
出信号を無効にするために、遅延回路６２の出力をスイ
ツチング回路６６に結合させる。遅延回路６２の時定数
は積分器５４の傾斜時間(ramp time)よりも極めて長い
ため、受信した信号が極めて雑音性であるか又は同一チ
ヤネル干渉(co-channel interference)を含む場合に
は、誤検出(false detect)の機会を減少させる。他の実
施例におけるのと同様に、入力端子３０は同調外れ(out
-of-lock)信号を提供する。その信号は、第２のスイツ
チング回路６８を介して、同調外れ信号または積分器５
４の出力において直流（ＤＣ）レベルをウインドー検出
器５６の中心点にリセツトする。

第６図は、本発明の応用例であるトーン検出装置９４を
具える受信機のブロツク構成図である。

第６図に図示された本発明の一応用例において、検出さ
れるべきトーンは低いオーデイオ周波数又はその近傍の
可聴周波数より低い(infrasonic)周波数（２０〜２５H
z）であり、ＡＭステレオ伝送の差チヤネル(difference
channel)（Ｌ−Ｒ）に加えられる。第６図に図示され
た受信機は米国特許第４，１９２，９６８号明細書に記
載の受信機に類似している。

その受信機は （１＋Ｌ＋Ｒ）ｃｏｓ（ωｃｔ＋φ）、ここでφはarct
an〔（Ｌ−Ｒ）／（１＋Ｌ＋Ｒ）〕、の形式のＡＭステ
レオ信号を受信するように設計される。本発明の応用例
におけるトーン検出装置を具えた受信機においては、ま
た差チヤネル(differnce channel)における信号がステ
レオ存在信号(stereo presence signal)ＳＰを含み、従
つて、φがarctan〔（Ｌ−Ｒ＋ＳＰ）／１＋Ｌ＋Ｒ）〕
である場合に、ステレオ信号を受信するための準備がな
される。

アンテナ７０において受信した信号はＲＦ段（回路）７
２及びＩＦ段（回路）７４において通常の形式にて処理
され、しかも中間周波数（ＩＦ）信号は（Ｌ＋Ｒ）包絡
線検波器(envelope detector)７６に結合される。（Ｌ
＋Ｒ）包絡線検波器７６の出力（Ｌ＋Ｒ）はマトリツク
ス回路であつてもよいステレオ復号器（デコーダ）７８
に結合される。ＩＦ信号はまた（Ｌ−Ｒ）同期検波器８
０に結合され、その（Ｌ−Ｒ）同期検波器８０の出力は
本質的に（Ｌ−Ｒ＋ＳＰ）ｃｏｓ（ωｃｔ＋φ）とな
り、更に、出力が受信信号ｃｏｓ（ωｃｔ＋φ）の位相
変調のみを含むリミツタ(limiter)８２に結合されるリ
ミツタ８２の出力は位相同期ループ（ＰＬＬ）８４及び
余弦(cosine)位相検出器８６に結合される。位相同期ル
ープ（ＰＬＬ）８４の出力ｃｏｓ（ωｃｔ）はまた予弦
位相検出器８６に結合され、予弦位相検出器８６の出力
ｃｏｓφは、除算器８８に結合され、そこでは、その出
力ｃｏｓφで同期検波器出力（Ｌ−Ｒ＋ＳＰ）ｃｏｓφ
を除算する。そこで、除算器８８の出力は（Ｌ−Ｒ＋Ｓ
Ｐ）となり、この信号はモノラル／ステレオモードスイ
ツチ（スイツチング（切換）回路）９０を介してステレ
オ復号器（デコーダ）７８に結合される。なぜならば、
極めて低い周波数のステレオ存在トーン(stereo presen
ce tone)はオーデイオ段を介してスピーカまで結合さ
れ、もしも望ましい場合には、スピーカを含むからであ
る。逆にＳＰ信号は、必要ならば、（Ｌ−Ｒ）チヤネル
からトラツプ(trap)され、或いは、フイルタにより除去
されることも可能である。

除算器出力（Ｌ−Ｒ＋ＳＰ）はまたトーン検出装置９４
に結合されている。そのトーン検出装置９４は第１図、
第４図又は第５図に図示した実施例の内の何れかとなろ
う。端子３６におけるトーン検出装置９４の出力（３
Ｍ）（第２図参照）は立体音（ステレオ）信号の受信を
視覚的に表示するための表示装置９６に結合される。そ
れは、また、いかなる（Ｌ−Ｒ）情報も受信さらない場
合に、マトリツクス（ステレオ復号器）７８からの差信
号を切離すことが通常希望されていることから、モノラ
ル／ステレオモードスイツチ９０を制御するように接続
されている。モノラル／ステレオモードスイツチ９０は
簡単な電圧制御スイツチングトランジスタか又はより複
雑な回路であつてもよい。

従つて、振幅及び周波数を変化する一群の信号のうちの
１つの信号を検出するためのトーン検出装置を図示し説
明した。１つの信号周波数の連続サイクルのうちの所定
数が検出され、各サイクルが適当な振幅を有する場合
に、その回路はラツチされ、トーン検出を表示する。連
続サイクルのうちの所定数が適当な振幅レベル以下の振
幅を有する場合にのみ、その回路はラツチがはずされる
(delatched)。上述のような第１動作モードに対し、極
めて弱い雑音性信号又は同一チヤネル干渉が存在する場
合には、トーン検出装置は、第２動作モードに切替わ
り、ここでは、誤検出(false detect)の発生がなおさら
困難になる。この後者のモードにおいて、品質の不十分
な(poor)受信信号によつてさえ、誤つたトーン検出(fal
se tone detect)の可能性は除去される。図示した回路
の他の変形及び変更は可能であり、添付の特許請求の範
囲を逸脱しない精神と展望の範囲内のすべてを包含する
ことが音図されている。

【図面の簡単な説明】

第１図は本発明によるトーン検出装置のブロツク図であ
る。 第２図は第１図のトーン検出装置を具体的した論理回路
図である。 第３図はトーン検出装置の動作に関するタイミング図で
ある。 第４図は第２図の実施例の一部を変形した論理回路図で
ある。 第５図は本発明による検出装置の第２の実施例の概略図
である。 第６図は本発明の一応用例を図示したブロツク図であ
る。 １０，１０′……帯域通過フイルタ Ｌ１，Ｌ２，Ｌ３……ラツチ回路 １１，３０……入力端子 １２，１４，５８，６０……比較器 １８……シフトレジスタ １９，６２……遅延（回路） ２０，２４……アンド（ＡＮＤ）ゲート ２２……（ＮＯＲ）ゲート ２６，３４……インバータ（回路） ２７……線(line) ２８，４８……オア（ＯＲ）ゲート ３２……タイマ（タイミング回路） ３６……出力端子 ３８，４０……周期 ４２……時点 ４６……カウンタ ５０……ピーク検出器 ５２……増幅器 ５４……積分回路（器） ５６……ウインドー検出器（装置） ６４……バツフア増幅器 ６６，６８…スイツチング回路 ７０……アンテナ ７２……ＲＦ回路 ７４……ＩＦ回路（段） ７６……（Ｌ＋Ｒ）包絡線検波器 ７８……ステレオ復合器（デコーダ） ８０……（Ｌ−Ｒ）同期検波器 ８２……リミツタ ８４……位相同期ループ（ＰＬＬ） ８６……余弦位相検出器 ８８……除算器 ９０……モノラル／ステレオモードスイツチ ９４……トーン検出装置 ９６……表示装置（回路）

フロントページの続き (56)参考文献 特開 昭49−67082（ＪＰ，Ａ) 米国特許4139851（ＵＳ，Ａ) 米国特許4192968（ＵＳ，Ａ) 米国特許4031463（ＵＳ，Ａ) 米国特許4159398（ＵＳ，Ａ)

Claims (10)

【特許請求の範囲】
1. 【請求項１】所定周波数の１つの信号を含む信号を受信
   する入力手段と、 前記入力手段に結合され、前記所定周波数又はその近傍
   の受信信号のみを出力する濾波器手段と、 前記濾波器手段の出力に結合され、濾波された前記信号
   サイクル各々の振幅を所定の振幅レベルと比較する比較
   器手段と、前記濾波器手段の出力に結合され濾波された
   前記信号から前記所定周波数のクロック信号を生成する
   クロック発生手段と、前記比較器手段及び前記クロック
   発生手段に結合され前記クロック信号に応答して前記比
   較器手段から与えられた情報をシフトするシフトレジス
   タ手段と、前記シフトレジスタ手段の出力に結合され、
   前記信号周波数の各サイクルが少くとも前記所定ピーク
   振幅を有する第１所定数の連続サイクルの受信にのみ応
   答して第１出力信号を与え、所定ピーク振幅以下の絶対
   値を有する前記信号周波数の第２所定数の連続サイクル
   の受信にのみ応答して第２出力信号を与える論理手段と
   を含む第１回路手段と、 前記シフトレジスタ手段の出力と前記論理手段の出力と
   に結合され、所定ピーク振幅以下の絶対値を有し、少な
   くとも所定ピーク振幅を有する少なくとも１サイクルに
   続く前記第２所定数の連続サイクルの受信に応答して所
   定期間出力される出力信号を与えるタイミング手段と、
   ゲート手段とを含む第２回路手段と、 前記論理手段の出力信号に応答して、前記第１及び第２
   出力信号のいずれかを与える応動手段と、 前記第１及び第２回路手段に結合され、前記タイミング
   手段からの出力信号が出力されている期間中前記応動手
   段からの信号を阻止するゲート手段と、 を備えるトーン検出装置。
2. 【請求項２】前記受信信号は放送信号であり、前記入力
   手段は、少なくとも１個のＲＦ段を含み、前記ＲＦ段に
   結合され、前記ＲＦ段の出力に応答して中間周波信号を
   与える回路及び該回路に結合され、中間周波信号の変調
   を検出する検波器手段、を備えることを特徴とする請求
   項１記載のトーン検出装置。
3. 【請求項３】前記所定周波数の信号は、極めて低いオー
   デイオ周波数であり、前記濾波器手段は低域通過フイル
   タである請求項１記載のトーン検出装置。
4. 【請求項４】前記濾波器手段は、所定周波数に中心を置
   く帯域通過フイルタである請求項１記載のトーン検出装
   置。
5. 【請求項５】前記クロック発生手段は、第１検出閾値を
   有し、前記濾波器手段の出力を受信するように結合され
   ることを特徴とする請求項１記載のトーン検出装置。
6. 【請求項６】前記比較器手段は、第１検出閾値より高い
   第２検出閾値を有し、前記濾波器手段の出力を受信する
   ように結合されることを特徴とする請求項１記載のトー
   ン検出装置。
7. 【請求項７】前記比較器手段の出力によりセットされ、
   前記クロック発生手段の出力によってリセットされるよ
   うに結合された第１ラッチング手段を前記シフトレジス
   タ手段のデータ入力段に備えることを特徴とする請求項
   １記載のトーン検出装置。
8. 【請求項８】前記論理手段は、前記シフトレジスタ手段
   の出力を受信するために結合された第１及び第２論理ゲ
   ートから構成されることを特徴とする請求項１記載のト
   ーン検出装置。
9. 【請求項９】前記応動手段は、前記各論理ゲートの出力
   によってセットされかつリセットされるように結合され
   ることを特徴とする請求項８記載のトーン検出装置。
10. 【請求項１０】前記第１論理ゲートは、アンドゲートで
    あり、前記シフトレジスタ手段の出力において第１所定
    数の連続する１に応答して出力を与えるものであり、前
    記第２論理ゲートは、ノアゲートであり、前記シフトレ
    ジスタ手段の出力において第２所定数の連続する０に応
    答して出力を与えることを特徴とする前記特許請求の範
    囲第８項記載のトーン検出装置。