JPS6354271B2 - - Google Patents

Description

請求の範囲 １ ａ 一連の信号のうちの連続信号を検知する
ステツプと、 ｂ 前記連続信号のうちの少なくとも一部の周波
数周期を決定するステツプと、 ｃ 前記周波数周期の平均周期を決定するステツ
プと、 ｄ 前記周波数周期の平均変動を決定するステツ
プと、 ｅ 平均周期の値から変動しきい値を決定するス
テツプと、 ｆ 平均変動が前記変動しきい値より小さいかど
うかを決定し、GOOD VARIANCEを示すス
テツプと、 ｇ 平均周期が前記の所望する周波数トーン群の
うちの１つのトーンの平均周期にほぼ等しいか
どうかを決定してGOOD PERIODを示すステ
ツプと、 ｈ 前記一連の信号が前記の所望する周波数トー
ン群のうちの１つのトーンの特徴的な周波数周
期を有することを確実に示すのに十分な時間の
間GOOD PERIODおよびGOOD VARIANCE
表示が存在しているかどうかを決定するステツ
プと、を具えることを特徴とする 一連の信号から所望する周波数トーン群のうち
の１つのトーンの存在を正確に決定する方法。

２ ｉ ステツプｆにおいて決定された変動しき
い値を平均周期の２乗に比例するようにする追
加ステツプを更に具えることを特徴とする 一連の信号から所望する周波数トーン群のうち
の１つのトーンの存在を正確に決定する前記請求
の範囲第１項による方法。

３ 一連の入力信号に応答し、少なくとも第１お
よび第２クロツクパルスを発生させるクロツク手
段１４と、 前記一連の入力信号のうちの少なくとも一部分
の周波数周期を決定する周期手段２１と、 前記周期手段に応答し、前記入力信号の前記部
分の平均周期を決定する第１平均手段２５と、 前記周期手段２１と前記第１平均手段２５とに
応答し、前記一連の入力信号の前記部分における
各信号の前記平均周期からの変動を決定する変動
手段２７と、 前記変動手段２７に応答し、平均変動を決定す
る第２平均手段２９と、 前記第１平均手段２５に応答し変動しきい値を
発生させ、前記第２変動手段２９に応答し、もし
平均変動が前記変動しきい値より小さいと
VARIANCE GOOD信号を発生させるしきい値
手段３１と、 前記第１平均手段に応答し、もし前記平均周期
が所定の所望する周期にほぼ等しいとPERIOD
GOOD信号を発生させるフイルタ手段３５と、 前記クロツク手段に応答し、前記第２クロツク
パルスにおける平均周期が前記第１クロツクパル
スにおける平均周期と等しい場合にのみ出力信号
を発生させるメモリ手段４１と、 前記VARIANCE GOOD信号、前記PERIOD
GOOD信号および前記メモリ手段の出力信号に
応答し、前記VARIANCE GOOD信号、前記
PERIOD GOOD信号および前記メモリ手段４１
からの前記出力信号が所定の最小時間の間存在し
ていた後にのみ検出信号を発生させるタイミング
手段と、を具えることを特徴とする 一連の入力信号をデコードするトーンデコー
ダ。

４ 比較回路３９および記憶回路４７とを含み、
前記記憶回路４７は前記VARIANCE GOOD信
号と前記PERIOD GOOD信号の両方に応答して
前記VARIANCE GOOD信号と前記PERIOD
GOOD信号の両方が存在する場合にのみ平均周
期を記憶する前記メモリ手段４１を具えることを
特徴とする 一連の入力信号をデコードする前記請求の範囲
第３項によるトーンデコーダ。

５ 前記周期手段に応答し、前記周期手段によつ
て計算された周期がしきい値以下であつてデコー
ダ入力信号における雑音又はグリツチを示す場合
には前記周期のデコーダの残りの部分への伝送を
遮断する周期しきい値手段４５、を具えることを
特徴とする 一連の入力信号をデコードする前記請求の範囲
第３項によるトーンデコーダ。

６ 前記第１クロツクパルスにおいて前記
PERIOD GOOD信号と前記VARIANCE GOOD
信号との存在に応答し、前記トーンデコーダが入
力信号をデコードするのを続行させるタイムウン
ドー信号を発生させるアクテイビテイフラグ回路
を含む前記タイミング手段３３、を更に具えるこ
とを特徴とする 一連の入力信号をデコードです前記請求の範囲
第３項によるトーンデコーダ。

７ 前記タイムウインドーは、PERIOD GOOD
信号とVARIANCE GOOD信号の両方が存在す
る場合にのみ再び初期設定されることを特徴とす
る 一連の入力信号をデコードする前記請求の範囲
第６項によるトーンデコーダ。

８ 前記タイムウインドー信号の持続期間中に
PERIOD GOOD信号とVARIANCE GOOD信号
が発生しないと前記アクテイビテイフラグ回路５
１は、タイムウインドー信号をタイムアウトし、
前記タイムウインドー信号のタイムアウトは前記
トーンデコーダによる入力信号のデコーデイング
を中止させることによつて更に特徴づけられてい
る、 一連の入力信号をデコードする前記請求の範囲
第７項によるトーンデコーダ。

９ 連続して受信した信号の少なくとも一部分の
周期を計算する周期手段２１と、 前記周期手段に応答し、前記の連続して受信し
た信号の前記部分の平均周期を計算する平均期手
段２５と、 前記平均手段２５に応答し、前記の連続して受
信した信号の前記部分の平均変動を計算する変動
手段２７と、 前記平均手段２５に応答し、変動しきい値を発
生させるしきい値手段３１と、 前記平均手段２５、前記しきい値手段３１およ
び前記変動手段２７に応答し、所定の最小時間の
間前記平均周期が一定にとどまつており前記平均
変動が前記変動しきい値以下にとどまつている場
合にのみ検出信号を発生させる検出手段３３と、
を具えることを特徴とする 連続して受信した信号をデコードするデコー
ダ。

１０ 前記しきい値手段３１が発生させた前記変
動しきい値が前記平均周期の２乗に比例すること
を特徴とする、 連続して受信した信号をデコードする前記請求
の範囲第３項又は第９項によるデコーダ。

１１ 前記検出手段は、 前記平均手段に応答し、前記平均周期が所望す
る平均周期に等しいかどうかを検出出力において
示すフイルタ手段３５と、 前記の連続して受信した信号に応答し、前記の
連続して受信した信号のうちの最初の信号の平均
周期が前記の連続して受信した信号のうちの第２
の信号の平均周期と等しい場合にのみ検出出力を
発生させるメモリ手段４１と、 前記平均変動が前記変動しきい値より小さいか
どうかを示す検出出力を有する比較手段３１と、 前記フイルタ手段、前記比較手段および前記メ
モリ手段に応答して前記の連続して受信した信号
をカウントするタイミング手段３３を含むことを
特徴とする、 連続的に受信した信号をデコードする前記請求
の範囲第９項によるデコーダ。

１２ 前記メモリ手段４１は比較回路３９、およ
び前記PERIOD GOOD信号およびVARIANCE
GOOD信号の存在のみに応答して前記の連続し
て受信した信号のうちの前記第２信号を受信する
と平均周期をロードする記憶回路４７を含み、前
記記憶回路に記憶された平均周期が前記平均手段
の出力における平均周期に等しくないことを更に
特徴とする、 連続して受信した信号をデコードする前記請求
の範囲第１１項によるデコーダ。

１３ 前記周期手段に応答し、前記周期手段の周
期出力が前記周期しきい値手段によつて決定され
たしきい値以下であるとデコーダの残りの部分に
対する前記周期手段の出力の伝送を遮断する周期
しきい値手段４５を、更に具えることを特徴とす
る 連続して受信した信号をデコードする前記請求
の範囲第９項によるデコーダ。

１４ 前記タイミング手段３３は、特徴的なタイ
ムウインドーを定義し、前記フイルタ手段および
前記比較手段に応答し、検出出力信号が前記フイ
ルタ手段および前記比較手段から出た後タイムウ
インドーの持続期間の間デコーダにデコーデイン
グを続けさせるアクテイビテイフラグ回路５１を
更に具えることを特徴とする 連続して受信した信号をデコードする前記請求
の範囲第１１項によるデコーダ。

発明の背景 本発明は、多重同時デコーデイングを扱うもの
であり、更に具体的に云うと無線送信機場所のよ
うな遠隔場所における多重同時トーンデコーデイ
ングを扱う。符号化されたトーンはデイスパツチ
地点から送信機場所動作を制御する役目をする送
信機デコーダに送られる。

本発明はキヤナルテ（cannalte）に発行された
米国特許第3577080号に関連があり、この特許は
ここに参考のために述べてある。キヤナルテの特
許においては、高振幅の“ガード（guard）”ト
ーンの短いバーストが単一のオーデイオチヤネル
を通じてデイスパツチ地点から遠隔伝送機デコー
ダへ送信機場所における制御機能を起動させるた
めに印加される。送信機デコーダが高レベルガー
ドトーンオーデイオ信号を受信した後に、デイス
パツチ地点は異なるトーン（機能トーン）をその
オーデイオチヤネルを通じて伝送し、送信機内の
異なる制御機能を起動させる。

本発明はキヤナルテ特許の制御信号送信システ
ムを用いた伝送機デコーダの改良された実施例で
ある。この信号送信システムによると、デイスパ
ツチ地点がコマンドを遠隔送信所へ送りたいと思
う場合には、それは２トーンシーケンスをワイヤ
ラインパスを介して送信する。上述したように、
第１のトーンは高レベルガードトーンと云われ
る。それは固定周波数で、送信機が第２のトーン
を受信をする準備をさせるのに役立つ。この第２
トーンは普通は機能トーンと云われる。ガードト
ーンと違つて、機能トーンは多数の相異なる周波
数のうちの１つとすることができる。各機能トー
ン周波数は送信機によつて受信された場合独特の
（unique）コマンドを示す。送信機デコーダはそ
れが高レベルガードトーンを受信した後にどの機
能トーンが送られるのか判らないので、先行技術
の送信機デコーダは可能性のある定義された機能
トーンの各々に対し別々のデコーダ回路を用いて
いる。すべてのトーンに対しそれぞれ１個のトー
ンデコーダを具える必要があるというのは多くの
欠点を有する。例えば価格が高くなつたり、サイ
ズが大きくなつたり、部品数が多くなつたり、構
成要素が同図の環境の変化にきわめて敏感である
ことなどはその欠点の一部である。これらの構成
要素は手動でチユーニングをする必要があり、時
間、振動および温度とともに変化することが証明
されている。

また、トーンデコーダの各々は独立して動作
し、従つて１つ又はそれ以上の多重トーンデコー
ダが対応付けられたトーンの検出を同時に示し未
定義の故障状態を作ることが可能である。

本発明の目的は、可能性のある機能トーンのす
べてをデコードする単一のトーンデコーダを提供
することである。

本発明のもう１つの目的は、存在する最強トー
ンのみを選択するトーンデコーダを提供すること
である。

本発明のもう１つの目的は、受信したトーンの
サンプルされた部分の平均周期（period）とその
サンプル内の各周期の変動（variance）との両方
を機能トーンの有効な検出の表示（indication）
として用いるデコーダを提供することである。

発明の要約 本発明は受信した信号を連続的にデコードする
デコーダである。このデコーダは連続的に受信し
た１群の信号の各信号の周期を計算する回路を含
む。デコーダはその信号群の周期を平均し、群平
均変動を計算する。デコーダの追加回路は平均変
動しきい値を計算する。デコーダ内の検出回路は
信号群の平均周期、平均変動および平均変動しき
い値をとり、所定の最短時間の間平均周期が一定
にとどまつていて平均変動が平気変動しきい値以
下にとどまつている場合には検出信号を発生させ
る。

【図面の簡単な説明】

第１図は、本発明による送信機デコーダの概略
的ブロツク図である。

第２図は、第１図の変動計算器ブロツクの回路
図である。

第３図は、変動基準しきい値ブロツクの回路図
である。

第４図は、周波数しきい値フイルタブロツクの
回路図である。

第５図は、本発明による送信機デコーダのソフ
トウエア実施例におけるバツクグラウンドアクテ
イビテイの流れ図である。

第６図ａおよび第６図ｂは、本発明の送信機デ
コーダのソフトウエア実施例におけるフオアグラ
ウンドアクテイビテイの流れ図である。

好ましい実施例の詳細な説明 第１図は、本発明による送信機デコーダの概略
的ブロツク図を示す。このデコーダは有効トーン
（valid tone）が所定の最短時間の間受信されて
いたかどうかを決定する。第１図のデコーダ回路
はイネーブルキーが制御装置１０において起動さ
れると動作を開始する。制御装置１０はそのデコ
ーダが一部分となつている送信機のいかなる部分
でもよい。例えば、制御装置１０はオペレータの
制御下にあるパネル上の光およびイネーブルキー
だけとすることができる。

制御装置１０のイネーブルキーの動作は、ワン
シヨツト回路出力におけるイネーブルパルスで応
答するワンシヨツト回路１１をトリガする。この
イネーブルパルスはフリツプフロツプ１２のセツ
ト入力である。フリツプフロツプ１２のＱ出力は
割込可能信号であり、この信号はアンドゲート１
４をイネーブルすることによつて零交差検出器１
３の出力を通過させる（unblock）フリツプフロ
ツプ１２のＱ出力および零交差検出器１３の出力
はアンドゲート１４に２入力を供給する。零交差
検出器１３はその入力においてオーデイオトーン
に応答してオーデイオトーン入力と同じ周波数の
方形波にされた出力信号を与える。零交差検出器
１３への入力信号が負−正遷移をする度毎に、デ
コーダに対する時間基準として役立つ割込信号が
発生する。アンドゲート１４の出力は、デコーダ
の一部分を直接にクロツクする役目をする割込信
号Ｉである。デバイドバイＮ／２回路１５は割込
信号を値Ｎ／２で割算する。但し、デコーダにお
けるサンプルレジスタ数である（これについては
後述する）。Ｎが８に等しいと、デバイドバイ
Ｎ／２回路１５は割込信号Ｉが発生する４度目毎
に１パルスを出力させる。デバイドバイＮ／２回
路１５の出力は、第１図において２Ｉ／Ｎという
ラベルが付いている二次割込信号である。２つの
信号Ｉおよび２Ｉ／Ｎはすべてのクロツク入力を
第１図のデコーダの種々の構成部品に与える。各
クロツクパルスによりデコーダは新たな計算がで
きるようになる。

レジスタ１６、記憶装置レジスタ１７およびフ
リーランニングクロツク１８は協動動作して２つ
の連続する割込信号Ｉの発生時間を表わすアナロ
グ値を記憶する。レジスタ１６および記憶装置レ
ジスタ１７はそれらのクロツク入力において割込
信号Ｉを受信する。レジスタ１６がそのクロツク
入力において割込信号Ｉを受信すると、それはそ
のロード入力に存在するフリーランニングクロツ
ク１８の読取値を記憶し保持する。レジスタ記憶
装置１７はそのクロツク入力における割込信号Ｉ
の受触に応答してそのロード入力に存在する情報
を記憶する。その情報は、零交差検出器１３から
の前の割込信号Ｉにおけるフリーランニングクロ
ツク１８のアナログ値を表わすレジスタ１６の内
容である。レジスタ１６およびレジスタ記憶装置
１７に記憶された値は弁別器１９において比較さ
れる。レジスタ１６とレジスタ記憶装置１７間の
値のアナログ差は、入リトーンの周波数周期であ
る連続する割込信号Ｉ間の時間を表わす。

弁別器１９からの差信号は弁別器１９の最も最
近のＮ出力を保持する周期サンプルバツフア２１
へのロード入力である。周期サンプルバツフア２
１はそのクロツク入力において受信した割込信号
Ｉに応答してその内容をシフトさせる。周期サン
プルバツフア２１の内容をシフトさせることによ
つて、弁別器１９からの差信号は第１バツフア位
置にロードされる。Ｎ番目のバツフア位置の内容
はドロツプされ、Ｎ番目のバツフア位置は前にＮ
−１バツフア位置にあつた値をとる。二次割込２
Ｉ／Ｎごとに周期サンプルバツフア２１のＮ出力
は加算器回路２３にロードされ、この加算器回路
２３はＮ出力を加算し、その結果をデバイドバイ
Ｎ回路２５のロード入力に与える。このデバイド
バイＮ回路２５は二次割込２Ｉ／Ｎによつてクロ
ツクされるので、加算器２３が周期サンプルバツ
フアのＮ出力からの新たな合計を計算する場合に
のみ回路２５は新たな計算を行う。デバイドバイ
Ｎ回路２５からの出力は、周期サンプルバツフア
２１に記憶されたＮ周期の平均周期を表わすアナ
ログ値である。加算器２３とデバイドバイＮ回路
２５は二次割込信号２Ｉ／Ｎによつてクロツクさ
れるので、周期サンプルバツフア２１の全サイク
ルにおいて２回だけ新たな平均周期が計算され
る。従つて各サンプルは平均周期の計算に２回含
まれる。デコーダ信号処理チエーンにおいて加算
器２３およびデバイドバイＮ回路２５に続くすべ
ての回路は二次割込信号２Ｉ／Ｎによつてクロツ
クされる。という訳は、平均周期の新たな値はそ
の時にのみ計算されるからである。

周期サンプルバツフア２１のＮ出力もまた
（LD2）において変動計算器２７にロードされる。
更に、変動計算器２７はロード入力（LD2）にお
いてデバイドバイＮ回路２５からの平均周期信号
を受信する。変動計算器２７はその入力に存在す
るこれらの信号を二次割込２Ｉ／Ｎごとにロード
する。変動計算器２７は周期サンプルバツフア２
１からのＮ信号に対する変動値を決定する。平均
変動は下記の式によつて計算される： 平均変動＝１／Ｎ_N 〓ⁱ⁼¹ （周期サンプル(i)−周期平均）² 但し、Ｎは周期サンプルバツフア２１内の位置
の数に等しい。周期サンプルバツフア内の各位置
は“周期サンプル(i)”として識別される。但し、
ｉは１〜Ｎとすることができる。各周期サンプル
(i)に対する変動は、上記の式の２乗部分、即ち
（周期サンプル(i)−周期平均）²によつて表わされ
る。但し、“周期平均”はデバイドバイＮ回路２
５の出力である。変動計算器は平均変動を表わす
アナログ信号を出力させる。変動計算器２７の回
路実施例は第２図に示してある。

変動基準しきい値回路２９はそのロード入力に
おいてデバイドバイＮ回路２５から平均周期値を
受信する。変動基準しきい値は下記の式によつて
計算される： 変動しきい値＝（周期平均）²／Ｋ 但し、Ｋは（しきい値を調整するのに用いられ
る）定数であり、“周期平均”は加算器回路２３
とデバイドバイＮ回路２５によつて計算された平
均周期である。変動基準しきい値回路２９のアナ
ログ出力は有効トーンに対する最大許容平均変動
を表わす。各サンプル周期が有意差を示すが有効
トーンに平均されると、平均変動はしきい値を上
回る。従つて、デコーダはその検出出力をイネー
ブルさせない。変動基準しきい値回路２９の回路
実施例は第３図に示してある。

変動計算器２７および変動基準しきい値２９に
よる計算結果は比較器３１のＡおよびＢ入力に出
力され、この比較器３１は２つのアナログ値を比
較し、変動計算器２７からの平均変動が変動基準
しきい値回路２９からのしきい値より大きいかど
うか決定する。比較器３１は二次割込信号２Ｉ／
Ｎによつてクロツクされる。Ｎ周期サンプルバツ
フア２１内の周期サンプルからの平均変動が変動
基準しきい値回路２９からしきい値より小さいか
又はそのしきい値に等しいと、比較器３１はアン
ドゲート３３および４４に２進信号
（VARIANCE GOOD）を出力する。アンドゲー
ト３３は信号がその出力に現われる前にその３入
力全部が起動される必要がある。アンドゲート３
３への第２および第３入力は周波数しきい値フイ
ルタ３５に関連して行われた決定から誘導され
る。

周波数しきい値フイルタ３５がそのクロツク入
力において二次割込信号２Ｉ／Ｎを受信すると、
このフイルタはデバイドバイＮ回路２５から出力
とトーン値記憶回路３７に記憶された一連のアナ
ログ値とを比較する。デバイドバイＮ回路３５に
よる平均周期出力がトーン値記憶回路３７に記憶
された値のいずれか１つの範囲内にあると、周波
数しきい値フイルタ３５は２進信号（PERIOD
GOOD）をアンドゲート３３および４４の第２
入力に出力する。周波数しきい値フイルタ３５の
第２出力は複数の並列出力であり、これらの出力
は２進符号化信号であつて、周波数しきい値フイ
ルタ３５によつて検出された特定のトーン値を表
わす。二次割込信号２Ｉ／Ｎごとに比較回路３９
は周波数しきい値フイルタ３５からの並列２進出
力とRAM４１に記憶された２進値とを比較す
る。RAM４１に記憶された２進値が周波数しき
い値フイルタ３５の並列２進出力値と等しいと、
信号（Ａ＝Ｂ）かアンドゲート３３に送られる。
ゲート４０は信号Ａ＝Ｂを反転させて信号Ａ≠Ｂ
を発生させる。

ゲート４４は３入力アンドゲートであり、その
出力はRAM４１のロード入力に接続され、また
オアゲート４３を介して積分カウンタ４７のクリ
ア入力に接続されている。インバータゲート４０
からのＡ≠Ｂ信号はゲート４４への第１入力であ
る。ゲート４４への第２入力は周波数しきい値フ
イルタ３５からのPERIOD GOOD2進信号であ
る。第３入力は比較器３１からのVARIANCE
GOOD2進信号である。アンドゲート４４への３
入力全部が起動されると、アンドゲート出力が起
動され、RAM４１をして周波数しきい値フイル
タ３５の出力に存在する現在の２進符号化トーン
信号を記憶装置にロードさせる。アンドゲート４
４の出力はまた積分カウンタ４７のカウントをク
リアする。アンドゲート４４の機能は積分カウン
タ４７に関連して更に詳しく説明する。

次の二次割込２Ｉ／Ｎで比較回路３９は周波数
しきい値フイルタ３５の更新された出力とRAM
４１の値とを比較する。RAM４１の値は、
PERIOD GOOD信号およびVARIANCE GOOD
信号が活動化された場合前の二次割込２Ｉ／Ｎに
おける周波数しきい値フイルタ３５からの２進符
号化トーン出力を常に表わす。これは真実であ
る。という訳は、新しい値が現在値と異なり周波
数しきい値フイルタ３５および比較器３１からの
出力によつて示される変動および周期がともに
GOODである場合にのみアンドゲートは新しい
値を周波数しきい値フイルタからRAM４１にロ
ードするからである。雑音が一時的に有効トーン
を妨害すると、RAMはその値を保持する。とい
う訳は、酸雑音は周波数しきい値フイルタ３５に
おいて新たな２進出力を発生させる可能性は大い
にあるが、VARIANCE GOOD信号は発生させ
ないからである。これら３つのすべての状態、即
ち、PERIOD GOOD、VARIANCE GOODおよ
び新たな２進トーン値はRAMに新らしい値がロ
ードされる前に必要とされる。

積分回路４７はアンドゲート３３から出力パル
スを受けとるクロツク入力を有する。周波数しき
い値フイルタ３５の出力からのPERIOD GOOD
信号、比較器３１からのVARIANCE GOOD信
号および比較回路３９からのＡ＝Ｂ信号がある場
合には、アンドゲート３３の出力の起動は各二次
割込２Ｉ／Ｎにて発生する。これらの出力のすべ
ての起動は認識可能なトーンが感知されたこと
（その変動が所定値より小さい有効トーン周期）
を意味し、その有効トーンは検知された前の
（lest）有効トーンと同じ周波数である。これら
の条件が満たされると、アンドゲート３３の出力
は積分回路４７をクロツクしてその記憶されたカ
ウントを１だけ増分させる。

周波数しきい値フイルタ３５において検出され
た周波数が値を変えると、比較回路３９における
比較によつてインバータゲート４０の出力におけ
る信号（Ａ≠Ｂ）を発生させ、トーンの周期が以
前に受信したトーンの周期（以前の周期はRAM
４１に記憶されている）と同一ではないことを示
す。そのような場合には、アンドゲート４４の出
力は起動されて積分カウンタ４７にそのカウント
をクリアさせる。比較回路３９は各二次割込２
Ｉ／Ｎで比較を行う。同様に積分しきい値比較回
路４５は各二次割込２Ｉ／Ｎにおいて積分カウン
タ４７の２進出力としきい値記憶回路４９の２進
出力を比較する。カウンタ４７がしきい値記憶装
置４９に記憶された２進値と等しいか又はその２
進値より大きくなるのに十分な高いカウントに達
すると、積分しきい値回路４５から制御装置１０
への正（positive）検出信号に値する（merit）
の十分な時間の間有効トーンが存在したことにな
る。これを実施するため、積分しきい値比較回路
４５は積分カウンタ４７の出力としきい値記憶装
置４９の内容とを比較し、積分カウンタ４７のカ
ウントがしきい値記憶装置４９に記憶された２進
数に等しいか、又はその２進数より大きい場合に
は検出信号を出力する。しきい値記憶装置４９は
周波数しきい値フイルタ３５からの入力に応答す
る。周波数しきい値フイルタ３５の並列出力の２
進状態によつて表わされる各周波数は、それに対
応づけられており２進符号化されしきい値記憶装
置４９に記憶された時間間隔を有する。しきい値
記憶装置４９は、積分しきい値比較回路４５のど
の２進時間値と積分カウンタ４７の２進時間カウ
ントとを比較するかを決定するため各トーン周波
数に対する検索表として動作する。しきい値比較
回路４５の起動された出力は、信頼できるトーン
検出を確実に行うのに必要な最短時間に対する有
効トーンの検出を示す。

アンドゲート３３の出力は積分カウンタ４７の
ためのクロツトとしての役目をする以外にも、ワ
ンシヨツト回路５１（アクテイビテイフラグ）へ
のトリガ入力としての役目もする。ワンシヨツト
回路５１はアンドゲート３３に応答してパルス出
力を２入力ゲート５４の第１入力に与える。オア
ゲート５４の出力は再トリガ入力を再トリガ可能
タイマ５３に与える。オアゲート５４への第２入
力はワンシヨツト回路１１からのイネーブルパル
スである。上述したように、このイネーブルパル
スはまたフリツプフロツプ１２をセツトする。再
トリガ可能タイマ５３がタイムアウトすると、こ
のタイマはその出力からのパルスをフリツプフ
ロツプ１２のリセツト入力に出力する。このタイ
マはまたパルスを制御装置１０に送り、オペレー
タによるイネーブルキーの起動に応答して有効ト
ーンが感知されなかつたことを（多分インジケー
タの光によつて）オペレータに知らせる。再トリ
ガ可能タイマ５３の時間（period）は60ミリ秒と
することが好ましい。従つてワンシヨツト回路５
１によるアクテイビテイフラグ信号が60ミリ秒ご
とに２回以上再トリガ可能タイマ５３をリセツト
しないと、再トリガ可能タイマ５３はタイムアウ
トし、割込信号Ｉを割込禁止するフリツプフロツ
プ１２をリセツトする。再トリガ可能タイマ５３
によつて表わされる有効トーンに対するタイムウ
インドーは任意の所望する時間間隔に変えること
ができる点に注目すべきである。60ミリ秒のタイ
ムウインドーは本発明によるデコーダのソフトウ
エア実施例とともに使用される。

動作すると、制御装置１０におけるオペレータ
はイネーブルキーを起動させ、このキーはワンシ
ヨツト回路１１によりイネーブルパルスをデコー
ダに導入する。このイネーブルパルスはレジスタ
１６、レジスタ記憶装置１７、周期サンプルバツ
フア２１、RAM４１、積分カウンタ４７をクリ
アし、再トリガ可能タイマ５３をトリガすること
によつてデコーダを初期設定する。このイネーブ
ル信号はまたフリツプフロツプ１２をも起動させ
るので、零交差検出器１３から出る割込信号Ｉお
よび２Ｉ／Ｎがデコーダ回路へ送られて処理され
る。デコーダは零交差検出器１３からの割込信号
を上述した方法で処理する。制御装置１０におけ
るオペレータは制御装置１０に関連した操作盤上
の検出インジケータ光によつて示される有効トー
ン検出表示を受けとるか、又はオペレータは制御
装置１０における無検出表示（多分インジケータ
光による）を受けとる。有効トーンが検出される
と、その有効トーンは周波数しきい値フイルタ２
５の出力から決定される。制御装置１０は周波数
しきい値フイルタ３５からの２進出力に応答して
一連のインジケータ光又は数字表示を有すること
ができる。有効トーンが各トーンに対応づけられ
ている何らかの活動に従事することによつて検出
された場合にはオペレータは反応することができ
る。第１図のデコーダの変動基準しきい値回路２
９、変動計算器２７および周波数しきい値フイル
タ３５を含む信号処理チエーンにおけるすべての
回路はアナログデバイスである点に注目すべきで
ある。変動基準しきい値回路２９、変動計算器２
７および周波数しきい値フイルタ３５の出力は２
進信号である。デコーダの処理チエーン内の回路
の残りの回路はデジタル回路である。

第２図は、第１図に示した変動計算器２７の回
路を示す。変動計算器２７は第１図の周期サンプ
ルバツフア２１および第１図のデバイドバイＮ回
路２５から入力を受けとる。周期サンプルバツフ
ア２１からのＮ出力はそれぞれ減算器回路６１(1)
〜６１（Ｎ）の正入力に印加される。各減算器回
路はその負入力においてデバイドバイＮ回路２５
から周期平均信号を受信する。減算器回路６１(1)
〜６１（Ｎ）の各出力は乗算回路６３(1)〜６３
（Ｎ）によつて２乗される。その結果えられる各
乗算器回路６３(1)〜６３（Ｎ）からの２乗値は加
算器回路６５において合計される。乗算器回路６
３(1)〜６３（Ｎ）からの出力の合計を表わす加算
器回路６５の出力はデバイドバイＮ回路６７に印
加され、この回路６７は乗算器回路６３(1)〜６３
（Ｎ）からの平均アナログ信号を表わすアナログ
出力値を与える。

デバイドバイＮ回路６７からの出力は出力伝送
ゲート６９に印加され、そのゲート入力は二次割
込信号２Ｉ／Ｎに応答する。従つて、伝送ゲート
６９の出力は、二次割込２Ｉ／Ｎがある場合にの
み乗算器回路６３(1)〜６３（Ｎ）の平均値を記憶
コンデンサ７１に与える。減算器回路６１(1)〜６
１（Ｎ）は周期サンプルバツフア２１内のＮサン
プルの平均値と個々の周期値との差を計算する。
この差は正であることも、又は負であることもあ
りうるので、減算器回路からの出力となりうるい
かなる負値をも除くために出力は２乗される。そ
の結果生じる乗算器回路６３(1)〜６３（Ｎ）のア
ナログ出力は周期サンプルバツフア２１内の各サ
ンプルの変動を表わす。伝送ゲート６９およびコ
ンデンサ７１は、二次割込２Ｉ／Ｎの度毎にデバ
イドバイＮ回路６７の出力をサンプルしその出力
値を次の二次割込２Ｉ／Ｎまで保持するサンプル
およびホールド回路と考えることができる。

第３図は第１図に示した変動基準しきい値回路
２９の回路図である。デバイドバイＮ回路２５か
らの平均周期は乗算器７３によつて２乗され、次
に分周器回路７５において定数Ｋによつて割られ
る。定数Ｋのアナログ値は所望する変動しきい値
レベルによつて予め決められている。変動しきい
値レベルは残音の入力信号状態においてトーンの
誤り検出に主要な制御を与える。定数Ｋの大きさ
はデコーダの検出感度および誤り特性に逆比例す
る。一般に定数Ｋの大きさを２倍にするとシステ
ム感度は3db低下し、誤り検出の可能性は指数的
に増大する。（従つて、検出確率を同じにしてお
くには信号対雑音比を3db高める必要がある。）
定数の値は感度と誤りとの間の所望するトレード
オフに調整できる。従来のトーンデコーダと違つ
て、検出しきい値をセツトするのに定数Ｋを用い
ると、それは周波数検出帯域に影響を与えないと
いう追加の利点がある。

分周器回路７５の出力は伝送ゲート７７に印加
され、このゲート７７は二次割込信号２Ｉ／Ｎに
よつてゲートされる。伝送ゲート７７の出力は第
１図の比較器３１に印加される。伝送ゲート７７
の出力は記憶コンデンサ７９にいつしよにされ、
このコンデンサ７９は二次割込２Ｉ／Ｎが取り除
かれた後に伝送ゲート出力においてアナログ値を
保持する。乗算器回路７３は、変動しきい値計算
器２９の出力が変動計算器２７の出力と互換性を
もちうる（compatible）ようにするために平均
周期値を２乗する。定数＝Ｋブロツク７６は、し
きい値変動計算器２９のアナログ出力値を有効ト
ーンの決定における十分な正確さを保証するレベ
ルに調整するのに用いられる。伝送ゲート７７お
よび記憶コンデンサ７９は第２図の伝送ゲートお
よびコンデンサ７１と同様な方法でサンプルおよ
びホールド回路として動作する。

第４図は第１図のトーン周波数値記憶装置３７
および周波数しきい値フイルタ３５の回路図を示
す。トーン周波数値記憶装置３７は、システム設
計により第１図のデバイドバイＮ回路２５からの
有効平均周期の上限および下限になつているアナ
ログレベルを定義するために適当な位置において
選択された基準点を有する抵抗ラダーである。こ
れらの上限および下限基準値の各々は周波数しき
い値フイルタ３５への入力である。周波数しきい
値フイルタ３５において、トーン周波数値記憶装
置３７からの各上限および下限アナログ基準電圧
は演算増幅器８１(1)〜８１（Ｍ）への入力であ
る。いかなる数の識別可能なトーンもトーン周波
数値記憶装置３７に記憶することができる。第４
図においてトーンはNo.１〜No.Ｍとして識別され
る。

周波数しきい値フイルタ３５において、演算増
幅器８１(1)〜８１（2M）のうちの２つが各トー
ンの検出に必要である。従つて、演算増幅器の数
は2Mである。演算増幅器８１(1)〜８１（Ｍ）は
対として対応づけられている。その対の第１演算
増幅器はこの正入力において一定のトーンに対す
る上限アナログ基準値を受けとる。その選択され
たトーンに対する下限アナログ基準電圧は、その
対の第２演算増幅器の負入力への入力である。演
算増幅器８１(1)〜８１（Ｍ）は２進互換性
（compatible）出力を有する比較器回路として動
作する。従つて、デバイドバイＮ回路２５からの
周期平均アナログ信号が一定のトーンに対する上
限アナログ基準値と下限アナログ基準値との間に
あると、対応づけられた演算増幅器の出力に両方
とも論理高となる。２つの入力アンドゲート８３
(1)〜８３（Ｍ）は一定のトーンの上限および下限
に対し対とされた演算増幅器の２出力を受けと
る。アンドゲート８３(1)〜８３（Ｍ）の各出力は
Ｄ型フリツプフロツプ８５(1)〜８５（Ｍ）のＤ入
力としての役目をする。Ｄ型フリツプフロツプ８
５(1)〜８５（Ｍ）の各々へのクロツク入力は二次
割込信号２Ｉ／Ｎに接続される。従つて、Ｄ型フ
リツプフロツプ８５(1)〜８５（Ｍ）は二次割込信
号２Ｉ／Ｎを受信する度毎にアンドゲート８３(1)
〜８３（Ｍ）の出力をＤ型フリツプフロツプのＱ
出力にクロツクする。Ｄ型フリツプフロツプ８５
(1)〜８５（Ｍ）の出力は第１図の周波数しきい値
フイルタ３５の並列２進符号化出力である。Ｄ型
フリツプフロツプ８５(1)〜８５（Ｍ）のＱ出力の
各々はオアゲート８７への入力である。Ｄ型フリ
ツプフロツプ８５(1)〜８５（Ｍ）のＱ出力のうち
のどれか１つが起動されると、オアゲート８７の
出力が起動される。従つて周波数しきい値フイル
タ回路がＭトーンのうちの１つが存在することを
示すと、オアゲート８７の出力は第１図のアンド
ゲート３３および４４へのPERIOD GOOD信号
を示す。

第５図は第１図に示した検出器回路のソフトウ
エア実行の好ましい実施例に対するバツクグラウ
ンドソフトウエア流れ図を示す。類推によるとバ
ツクグラウンドソフトウエアにおける作業は第１
図の制御装置１０およびブロツク１１，１２，５
１，５３および５４によつて行われる。好ましい
実施例のための制御装置はマイクロプロセツサを
基にした回路とすることができる。最初のブロツ
ク１００において、送信機は遠隔デイスパツチ地
点からの入りトーンをデコードすることを決定し
なければならない。この事象は装置オペレータが
第１図の操作盤１０上のイネーブルキーを押した
場合に起きる。好ましい実施例においては、この
決定は、本発明の背景に関連して説明した“高レ
ベルガードトーン”信号の検出に成功すると下さ
れる。この決定が下されると、流れ図は初期設定
ブロツクに移り、このブロツクは（第１図のレジ
スタ１６、ジスタ記憶装置１７およびRAM４１
のようなすべての記憶レジスタ）、（第１図の積分
カウンタ４７に対応する）積分カウンタおよび
（第１図の周期サンプルバツフア２１に対応する）
周期バツフアを初期設定する。初期設定プロセス
の一部として次のブロツク１２０は再トリガ可能
タイマの60ミリ秒のタイムアウトの期間そのタイ
マを再トリガする。ブロツク１２０のタイマは類
推により第１図の再トリガ可能タイマ５３に対応
する。デコーデイングを始める前の最後のステツ
プとして、ブロツク１３０はデコーダ回路への割
込信号をイネーブルさせる。この割込信号は第１
図の信号Ｉに対応し、フリツプフロツプ１２およ
びアンドゲート１４によつてイネーブルされる。
第１図においてイネーブル信号を制御装置１０か
らデコーダ回路へ送り出すという送信機の場所の
オペレータの決定はブロツク１００−１３０のす
べてのステツプを行うように働く。

送信機はそれがデコーダ回路への割込みをイネ
ーブルさせた後に３つの状態のうちの１つをデコ
ーダから受けとる。第１は第５図の判断ブロツク
１３０によつて示されているトーン検出である。
類推によりもしトーンが第１図のデコーダにおい
て検出されると、信号が制御装置１０の検出入力
に現われる。無検出が起きると、送信機は60ミリ
秒タイマのタイムアウトを検知する。このことは
第５図の判断ブロツク１５０において記号で示さ
れている。トーン検出又はタイマのタイムアウト
が起きると、割込はブロツク１５５において禁止
され、デコーダ内の現在値を保持し、ソフトウエ
アはブロツク１００に戻つてデコードする次の決
定を待つ。トーン検出もタイマのタイムアウトも
起きないと、アクテイビテイフラグにおけるデコ
ーダからの信号は送信機に対してそのデコーダが
有効信号のデコーデイングを続行中か又はデコー
ダ内に有効信号が存在しないかどうかを示す。こ
れを判断ブロツク１６０によつて表わされてお
り、そのブロツク１６０ではアクテイビテイフラ
グによつて信号が感知されるとブロツク１６５に
よつて60ミリ秒タイマを再トリガさせる。次に流
れ図はブロツク１７０に移り、ここでアクテイビ
テイフラグがクリアされる。ソフトウエアは更に
60ミリ秒以上のデコーデイング時間の間ブロツク
１７０からブロツク１４０に戻るか、或いはもし
アクテイビテイフラグが感知されないとソフトウ
エアはタイマの時間限界を更新したりアクテイビ
テイフラグをクリアしたりせずにブロツク１４０
に戻る。

第６図Ａおよび第６図Ｂは、第１図の回路によ
つて示されるデコーデイング動作のフオアグラウ
ンドソフトウエア流れ図を示す。最初のブロツク
２１０は次の割込必要条件の特殊ブロツクであ
る。デコーダが割込を受けとると、ブロツク２２
０に移り、そこでデコーダはフリーランニングク
ロツクの値をメモリ位置（第１図のレジスタ１
６）に記憶することによつて（第１図のクロツク
１８に対応する）フリーランニングクロツクの時
間を読取る。計算ブロツク２３０において、現在
の時間読取値の前の割込からの時間読取値との間
の時間間隔が計算される。これは第１図の弁別器
１９の機能に対応する。判断ブロツク２４０は、
ソフトウエアがグリツチ又はその他の明らかに無
効であつた時間間隔について動作するまでにその
ようなグリツチ又はその他の明らかに無効であつ
た時間間隔を捕えるように設計されている。その
時間間隔が何らかの所定の最小値より小さいと、
流れ図は戻つてブロツク２１０において次の割込
必要条件を待機する。その時間間隔が所定の最小
値より大きいと、流れ図は受信したトーンをデコ
ードする次のステツプに進む。第６図Ａの判断ブ
ロツク２４０に対応する回路ブロツクは第１図に
はない。本発明によるハードウエア又はソフトウ
エアデコーダの適当な動作には判断ブロツク２４
０は不必要である。しかし、デコーダを異常に高
い入力周波数から保護するために、本発明の好ま
しい実施例には判断ブロツク２４０が含まれてい
る。時間間隔が所定の最小値より大きいと、判断
ブロツク２４０は計算ブロツク２５０に進む。こ
のブロツクで流れ図はタイマ読取記憶位置を現在
のタイマ読取値と取り替える。これは第１図のレ
ジスタ１６内の現在の読取値がレジスタ記憶装置
１７に記憶されることに対応する。

アクテイビテイブロツク２６０は計算ブロツク
２３０において計算された時間間隔をポインタフ
ラグの値によつて決定された位置ポイントにおい
てＮ位置バツフアに記憶する。このポインタは第
１図のデバイドバイＮ／２回路１５からの中間出
力に類似している。ポインタフラグは現在位置の
トラツクをメモリにとどめておくソフトウエアデ
バイスである。アクテイビテイブロツク２６０は
第１図の周期サンプルバツフア２１の機能に対応
する。ブロツク２７０において、ポインタフラグ
の値は１だけ増分され、Ｎ位置バツフア内の次の
位置を示す。判断ブロツク２７５はポインタ値が
Ｎに等しいかどうか質問する。このステツプが必
要なのは、バツフアのＮ位置が０〜Ｎ−１によつ
て識別されるからである。その答が判断ブロツク
２７５においてYES（イエス）であると、ソフト
ウエアは判断ブロツク２７６に移り、このブロツ
クはポインタを零にリセツトする。次にソフトウ
エアは計算ブロツク２９０に進む。その答が判断
ブロツク２７５においてNOであれば、ソフトウ
エアは判断ブロツク２８０に移り、このブロツク
はポインタの値がＮ／２であるかを決定する。ポ
インタ値がＮ／２に等しくないと（そしてまた必
ずしも０にも等しくないと）、流れ図は復帰して
ブロツク２１０において次の割込必要条件を待
つ。ポインタ値がＮ／２であると、流れ図は移つ
てブロツク２９０において入力信号を更に処理す
る。第１図における本発明のハードウエア実施例
においては、このステツプはデバイドバイＮ／２
回路１５によつて表わされており、この回路１５
はデコーダ回路のクロツク部分への二次割込信号
２Ｉ／Ｎを発生させる。判断ブロツク２８０はソ
フトウエア実施例に含まれているが、これは割込
を受信する度毎に平均変動と平均周期を計算する
ことは非常に時間がかかるからである。この事実
からＮ位置記憶レジスタの１つの全サイクル（但
しＮは８に等しい）の期間中に平均変動を２回測
定するだけで十分な正確さを維持できると決定さ
れた（ソフトウエア記憶位置は０〜７で識別され
る）。判断ブロツク２８０においてＮが８に等し
い場合には、ポインタが４に等しいと流れ図は計
算ブロツク２９０に進み、このブロツク２９０は
ブロツク２６０のＮ位置バツフアに記憶されたＮ
時間（time periods）の平均時間を計算する。こ
の計算は第１図の加算器２３とデバイドバイＮ回
路２５の機能に対応する。

ソフトウエア流れ図は計算ブロツク２９０から
２つの部分に分岐する。第１分岐においては、計
算サイクル３００は計算ブロツク２９０によつて
決定されたサンプルの平均周期に関してＮ周期の
各々の変動を計算する。流れ図の第２分岐におい
ては、計算ブロツク３１０は計算ブロツク２９０
において計算されたＮサンプルの平均周期によつ
て決定される変動しきい値を計算する。計算ブロ
ツク３００における計算は第１図の変動計算器２
７の機能の一部に対応する。計算ブロツク３１０
における計算は第１図の変動基準しきい値回路２
９の機能に対応する。計算ブロツク３００におい
て各サンプルの変動が計算された後に、ソフトウ
エアは計算ブロツク３２０に移り、そこで平均変
動が計算される。計算ブロツク３２０における作
業は第１図の変動計算器２７の機能の残りの部分
に対応する。

流れ図のこの箇所においてプログラムの２つの
並行分岐は判断ブロツク３２０で一緒になり、平
均変動が変動しきい値より小さいかどうかを決定
する。平均変動が変動しきい値より大きいと、流
れ図はブロツク２１０に戻つて次の割込みを待
つ。平均変動が変動しきい値より小さいと、流れ
図はデコーデイングを続行する。判断ブロツク３
３０は第１図の比較器３１の機能に対応する。デ
コーデイングを続行するという決定がブロツク３
３０において下されると、流れ図は判断ブロツク
３４０に進み、計算ブロツク２９０において計算
された平均時間間隔がデコーダによつて感知され
ることを意図したトーンの１つかどうかを決定す
る。ブロツク３４０は平均時間間隔が有効周期か
どうかを調べる。その決定がNOであれば、流れ
図は次の割込を待つブロツク２７０に戻る。決定
がYESであれば、流れ図は信号のデコーデイン
グを続行する。平均が有効周期であるかどうかの
決定は第１図の周波数しきい値フイルタ３５の機
能に対応する。

流れ図は判断ブロツク３４０のYES決定から
判断ブロツク３５０に進み、そこでソフトウエア
は計算された前のトーンが現在のトーンに等しい
かどうかを決定する。トーンが等しくないと、
（第１の積分カウンタ４７に対応する）積分カウ
ンタがブロツク３６０においてリセツトされ、ブ
ロツク３７０において新たなトーンが以前のトー
ンの代わりにメモリに記憶される。次に流れ図は
次の割込を待つブロツク２１０に復帰する。この
判断パスは現在のトーンが前の計算されたトーン
の周波数と同じ周波数でないことを決定する。従
つて、現在の又は前の計算されたトーンは、それ
らのトーンがいずれも有効トーンであることを示
すのに十分な時間の間デコーダの入力に存在しな
かつたことになる。このような訳であるので古い
トーンは忘れられ、新らしいトーンがメモリに記
憶され、次の計算が行われた時に参照される。

判断ブロツク３５０および計算ブロツク３６
０，３７０は第１図の比較回路３９、RAM４１
および積分カウンタ４７に対応する。第１図の比
較回路３９は現在のトーンが前のトーンと等しい
かどうかを決定する。前のトーンはRAM４１に
記憶されている。現在のトーンと前のトーンとが
等しくないと、RAM４１に現在のトーンがロー
ドされ、前のトーンがクリアされる。RAM４１
に現在のトーンがロードされると、積分カウンタ
４１は同時にクリアされるか又はリセツトされ
る。

現在のトーンが前のトーンに等しいと、流れ図
は計算ブロツク３８０に移り、このブロツク３８
０はソフトウエアアクテイビテイフラグをセツト
し、デコーダが有効トーンを感知しつつありその
トーンが雑音又はその他の種類の干渉以外の何か
によつて発生していることを保証するのに十分な
継続感知時間が経過するのを待つていることを示
す。計算ブロツク３８０のアクテイビテイフラグ
は第１図のアンドゲート３３の出力に対応する。
第１図に関連して上述したように、アンドゲート
３３は周波数しきい値フイルタ３５からの検出信
号、比較器３１からのVARIANCE GOOD信号
および比較回路３９からのＡ＝Ｂがその入力に存
在する場合にはアクテイブ出力のみを有する。従
つてその出力は、有効トーンが感知されそれが変
動基準しきい値内にあり、現在の有効トーンは前
の（last）受信した有効トーンと同一であること
を示す。

第３図Ｂの計算ブロツク３９０においては、積
分カウンタが増分されて、或る所定量の時間の間
有効トーンがデコーダ出力に存在しつづけること
を示す。計算ブロツク３９０に参照されているソ
フトウエア積分カウンタは類推により第１図のハ
ードウエア積分カウンタ４７に対応する。積分カ
ウンタが計算カウンタ３９０において増分された
後に、流れ図は判断ブロツク４００に移り、この
ブロツク４００は積分カウンタがそのしきい値に
達しているか、又はそれを超えているかを調べ
る。そうでない場合には流れ図は次の割込を待つ
ブロツク２１０に復帰する。しきい値に達してい
たり、又はしきい値を超えている場合には、流れ
図は検出ブロツク４１０に移る。判断ブロツク４
００および検出ブロツク４１０は類推により第１
図の比較回路４５に対応する。第１図に関連して
説明したように、積分しきい値比較回路４５は積
分カウンタ４７の出力としきい値記憶装置４９の
出力とを比較し、積分カウンタ４７の出力がしき
い値記憶装置４９に記憶された値に等しいか又は
その値より大きいかどうかを決定する。各トーン
ごとに、積分しきい値比較回路４５が検出信号を
出す前に積分カウンタ４７がそこまでカウントし
なければならない別々の時間値がある。従つて、
しきい値記憶装置４９は有効トーンの各々に対応
する時間間隔の検索表（look up table）として
動作する。デコーダが検出ブロツク４１０に達し
た後に、次の割込を待つブロツク２１０に戻り、
次の割込に応答して再びデコーデイングプロセス
を開始する。