KR900005891B1

KR900005891B1 - Am스테레오 수신기

Info

Publication number: KR900005891B1
Application number: KR1019860000642A
Authority: KR
Inventors: 마사시 아라이; 칸지 다나까
Original assignee: 산요덴기 가부시기가이샤; 이우에 가오루; 도오교오산요덴기 가부시기가이샤
Priority date: 1985-02-12
Filing date: 1986-01-31
Publication date: 1990-08-13
Also published as: EP0191472A2; KR860006905A; EP0191472B1; EP0191472A3; US4707856A; DE3688338D1; DE3688338T2; CA1294003C

Abstract

내용 없음.

Description

AM스테레오 수신기

제1도는 종래의 AM스테레오수신기의 식별신호검출회로를 도시한 회로블록도.

제2도는 본 발명의 제1실시예를 도시한 회로도.

제3a도 내지 제3e도는 제2도의 각부의 파형을 도시한 파형도.

제4도는 본 발명의 제2실시예를 도시한 회로도.

제5a도 내지 제5i도는 본 발명의 제2실시예를 설명하기 위한 파형도.

* 도면의 주요부분에 대한 부호의 설명

13 : PLL회로 14 : 위상비교기

17 : 제1분주기 19 : 펄스발생회로

20 : 제2분주기 21 : 계수회로

22 : 판별회로 27 : 직교동기검파회로

37 : 계수회로 38,39,40 : 판별부

41 : 레벨판정회로 42 : 메모리

46,47,48 : 시프트레지스터 49,52,55 : OR게이트

58 : 차단회로

본 발명은, 복수방식의 AM스테레오신호를 수신할 수 있는 AM스테레오수신기에 관한 것으로서, 특히 식별신호의 종류를 정확하게 판별해서 수신회로의 절환등을 행하는데 있어서, 상기 식별신호의 순간적인 차단에 대처할 수 있고, 또한 2개이상의 출력신호가 발생하는 것을 방지하도록 이루어진 AM스테레오수신기에 관한 것이다.

현재 3종류의 AM스테레오방식이 제안되어, 미국등에서 실용에 제공되고 있다. 상기 3가지의 AM스테레오방식으로서는, 직교변조형이고 25Hz의 제1식별신호를 포함하는 미국모토롤러사에 의해 제안된 방식(제1방식), ISB(독립측대)변조형이고 15Hz의 제2식별신호를 포함하는 미국해에젤타인사에 의해 제안된 방식(제2방식), 및 위상변조형이고 5Hz의 제3식별신호를 포함하는 미국 매그너폭스사에 의해 제안된 방식(제3방식)이 있으며, 주파수가 다른 상기 제1 내지 제3식별신호를 검출함으로서, 수신회로의 자동절환이나 수신된 AM스테레오방식의 방식표시를 행할 수 있도록 구성되어 있다. 그리고, 상기 식별신호의 검출은 일본국 특허출원 소화 59-100038호에 기재되어 있는 바와같이, 상기 제1 내지 제3식별신호의 주파수를 각각 중심주파수로 하는 복수의 대역통과필터를 사용하면, 간단하게 행할수가 있다. 제1도는 그와같은 식별 신호의 검출을 행하기 위한 종래의 검출회로를 도시한것으로서, 검파회로(1)의 출력신호중에 포함되는 식별 신호는 제1 내지 제3대역통과필터(2) 내지 (4)에 인가되고, 이 제1 내지 제3대역통과필터(2) 내지 (4)의 출력신호는 각각 제1 내지 제3검출회로(5) 내지 (7)에서 검출된후, 제1 내지 제3표시기(8)내지 (10)를 점동구동한다. 예를들면, 지금수신기가 제1방식의 AM스테레오 방송을 수신하였다고 하면, 25Hz의 중심주파수를 가지는 제1대역 통과필터(2)에 의해 제1식별신호가 검출되어 제1표시기(8)가 점등하므로, 제1방식의 AM스테레오방식을 수신하고 있는것이 표시된다.

또, 수신기가 제2방식의 AM스테레오방송을 수신하였다고 하면, 15Hz의 중심주파수를 가지는 제2대역 통과필터(3)에 의해 제2식별신호가 검출되고 제2표시기(9)가 점등하여, 제2방식의 AM스테레오방송을 수신하고 있는것이 표시된다. 제3방식의 AM스테레오방송의 수신시에도 마찬가지의 동작이 행해져서 마찬가지의 표시가 행해진다. 따라서, 제1도의 회로를 사용하면, 현재 수신하고 있는 방송이 어떠한 종류의 것인지를 판별할 수 있다.

그러나, 상기 제1도의 회로는, IC(집적회로)화 할 수 없는 복수개의 대역통과필터를 필요로하므로, IC화에 부적당하다는 결점을 가진다. 또, 제1 내지 제3식별신호의 주파수가 근접하고 있으므로, 오동작방지를 위한 대역통과필터의 Q를 높게하지 않으면 안되고, 상기 대역통가필터의 Q를 높게하면, 상기 대역통과 필터의 특성이 상기 대역통과필터를 구성하는 소자의 특성불일치에 따라서 변화하기 쉬워진다고 하는 결점이 있었다.

따라서, 본 발명은 상술한 점을 감안해서 이루어진 것으로서, 수신신호의 IF(중간주파)신호주파수에 록크하는 PLL회로(Phase Locked Loop회로)와, 상기 PLL회로로부터 얻어진 신호에 의거하여 클록신호를 작성하는 클록신호작성회로와, 상기 IF신호중에 포함되는 스테레오신호를 검출하는 검출회로와, 상기 검출 회로의 출력에 따른 폭을 가지는 펄스신호를 발생하는 펄스발생회로와, 상기 펄스신호의 발생기간중 상기 클록신호를 계수하는 계수회로와, 상기 계수회로의 계수치에 따라서 상기 스테레오식별신호의 검출을 행하는 판별회로를 갖춘점을 특징으로 한다.

본 발명에 의하면, 클록신호가 IF신호에 따라서 작성되고, 상기 IF신호는 방송국으로부터 송신되는 방송 반송파에 대응하는 것이므로, 상기 클록신호를 계수함으로서 스테레오식별신호에 검출정도를 높일수 있다.

이하 본 발명의 제1실시예에 대하여 제2도 및 제3도를 참조하면서 상세히 설명한다.

제2도는, 본 발명의 제1실시예를 도시한 회로도이고, 동도면에 있어서, (11)은 AM스테레오방송신호의 IF신호를 증폭하는 IF증폭회로, (12)는 이 IF증폭회로(11)의 출력신호의 진폭제한을 행하는 리미터, (13)은 상기 리미터(12)의 출력신호에 록크하도록 배치된 PLL회로로써, 상기 리미터(12)로부터의 출력신호의 후술하는 제1분주기(17)로부터의 출력신호를 비교하는 위상비교(14), 이 위상비교기(14)로부터의 출력신호가 공급되는 루우프필터(15), 이 루우프필터(15)를 통과한 신호에 의거해서 발진주파수가 제한되는 VCO(전압제어발진기)(16) 및 VCO(16)의 출력신호를 8분주하는 제1분주기(17)로 구성되어 있다. (18)은 이 PLL회로(13)의 위상비교기(14)의 출력신호를 통과시키는 대역통과필터로써, 위상비교기(14)와 함께 IF신호속에 포함되는 스테레오식별신호를 검출하는 검출회로를 구성하고 있다. (19)는 이 대역통과필터(18)의 출력신호에 따른 펄스신호를 발생하는 펄스발생회로, (2)은 상기 제1분주기(17)의 출력신호를 다시 분주하여 소정주파수의 클록신호에 발생하는 제2분주기, (21)은 상기 펄스발생회로(19)의 출력펄스가 발생되어 있는 동안 상기 제2분주기(20)의 출력신호(클록신호)를 계수하는 상태로 설정되어, 상기 출력펄스의 발생 기간중 상기 클록신호를 계수하는 계수회로, (22)는 이 계수회로(21)로부터의 출력신호(계수치)가 공급되어, 이 계수치가 어느 스테레오식별신호에 대응하는가를 판별하는 판별회로, (23) 내지 (25)는 이 판별회로(22)의 출력신호에 의해 구동되는 제1 내지 제3표시기이다.

다음에 동작을 설명한다. IF증폭회로(11)의 출력단에서 얻어진 IF신호는, 동기검파회로(26) 및 직교동기 검파회로(27)에 인가됨과 동시에, 리미터(12)를 개재해서 PLL회로(13)의 위상비교기(14)에 인가된다. 상기 PLL회로(13)는 3.6MHz의 프리-런닝주파수를 가지는 VCO(16)와, 이 프리-런닝주파수를 8분주하는 제1분주기(17)를 갖추고 있으므로, 상기 위상비교기(14)에 있어서, 리미터(12)로 부터 얻은 IF신호주파수(450KHz)와 상기 제1분주기(17)의 출력신호 주파수가 비교되고, 상기 제1분주기(17)의 출력신호주파수가 상기 IF신호 주파수와 일치하도록, 상기 VCO(16)의 발진주파수가 제어된다. PLL회로(13)가 IF신호에 록크되면, 제1분주기(17)의 출력단에 450KHz의 동상(同相)신호 및 상기 동상신호와 위상이 90도 어긋난 직교신호가 발생하고, 동기검파회로(26)에 있어서는, IF신호가 제1분주기(17)로부터의 상기 동상신호에 의해 동기검파되고, 직교동기검파회로(27)에 있어서는, IF신호가 제1분주기(17)로부터의 상기 직교신호에 의해 직교동기 검파된다.

또한, 상기 동기검파회로(26)의 출력신호는 PLL회로의 록크디텍터로서, 또 상기 직교동기검파회로(27)의 출력신호는 서브신호로서 후단에 전송되어 매트릭스되어서 좌우스테레오신호로 재생되나, 그 상세한 설명은 생략한다.

PLL회로(13)의 위상비교기(14)의 출력단에는, IF신호중에 포함되는 스테레오식별신호가 위상검파되어서 발생한다. 그리고, 상기 스테레오식별신호(제3a도 참조)는 대역통과필터(18)를 통과해서 펄스발생회로(19)에 인가된다. 상기 대역통과필터(18)는, 앞에서 설명한 25Hz의 제1식별신호, 15Hz의 제2식별신호 및 5Hz의 제3식별신호가 모두 통과할 수 있도록 그대역이 넓게 설정되어 있다. 또 펄스발생회로(19)는, 입력신호의 0크로스를 검출하여 상기 식별신호는 구형파로 변환하고, 또 그것을 분주해서 출력단에 구형펄스를 발생하는 것으로, 이 구형펄스가 발생되는 동안 계수회로(21)의 계수동작을 가능하게 하는 것이다(제3b,c,d도 참조).

또 제1분주기(17)의 출력신호는, 제2분주기(20)에서 다시 분주되어서 220Hz의 주파수를 가지는 클록신호(제3e도)로 변환된후 계수회로(21)에 인가된다. 그리고, 상기 계수회로(21)는, 펄스발생회로(19)의 출력펄스(제3d도)가 「H」로된 시점에서 클록신호의 계수를 개시하고, 상기 출력펄스가 「L」로 된 시점에서 상기 클록신호의 계수를 정지한다.

상기 클록신호의 주파수는 일정하며, 상기 출력펄스의 폭은 스테레오 식별신호의 주파수에 따라서 변화하므로, 상기 개수회로(21)의 계수치를 보면, 현재수신하고 있는 방송국의 스테레오방송의 종류를 검지할 수 있다. 상기 계수회로(21)의 계수치는, 개수종료후 판별회로(22)에 인가되어, 상기 판별회로에서 판별이 행해진다. 상기 판별은, 제1 내지 제3식별신호에 대응하는 데이터를 미리 판별회로(22)내에 세트해놓고, 계수회로(21)의 계수치와 미리 세트된 데이터와의 비교를 행함으로서 달성된다. 예를들면, 계수회로(21)의 계수치가, 판별회로(22)내에 설정된 제1식별신호에 따른 데이터와 같은 값이 되었을 경우에는, 제1표시기(23)가 점등해서 제1방식의 스테레오방송을 수신하고 있는것이 표시된다. 또 계수회로(21)의 계수치가 제2식별신호에 따른 데이터와 같은 값이되었을 경우에는, 제2표시기(24)가 점등해서 제2방식의 스테레오방송을 수신하고 있는것이 표시된다.

또, 계수회로(21)의 계수치가 제3식별신호에 따른 데이터와 같은 값이 되었을 경우에는, 제3표시기(25)가 점등해서 제3방식의 스테레오 방송을 수신하고 있는것이 표시된다. 또한, 판별회로(22)로서는, 계수회로(21)의 각 비트의 디지탈데이터를 연산처리하여, 상기 각 비트의 디지탈데이터가 소정치가 되었을때 소정의 출력을 발생하는 회로를 사용하는것도 가능하다.

예를들면, 상술한 바와같이 제2분주기(20)의 클록신호의 주파수가 220Hz, 상기 펄스발생회로의 출력신호주파수가 스테레오식별신호 주파수의 1/4이라면, 25Hz의 제1식별신호의 검출시에는, 계수회로(21)가 17.6개의 클록펄스를 계수하고, 15Hz의 제2식별신호일 경우는 28.6개, 5Hz의 제3식별신호일 경우는 88개의 클록펄스를 각각 계수한다. 이와같이 각 식별신호에 대한 계수회로의 계수치는 충분히 이간하고 있으므로, 판별하기 위한 계수치에 충분한 허용도를 갖게할 수 있으며, 예를들면 16∼20개의 클록신호를 계수하였을때 제1식별신호라고 간주하고, 27-33개의 클록신호를 계수하였을때 제2식별신호라고 간주하며, 80∼98개의 클록신호를 계수하였을때 제3식별신호라고 간주할 수 있다.

이상 설명한 바와같이, 본 발명의 제1실시예에 의하면, 특별한 발진기를 사용하지않고 정확한 방송방식의 판별을 행할 수 있고, 또 용이하게 IC화할 수 있다. 또, AM스테레오수신기에 본래 필요한 IF주파수에 록크하는 PLL회로의 위상비교기를 스테레오식별신호의 검출용으로 사용하고 있으므로, 회로구성의 간단화를 도모할 수 있다는 이점을 가진다.

이하, 본 발명에 의한 제2실시예에 대해서 제4도 및 제5도를 참조하면서 상세히 설명한다.

제4도는 본 발명의 제2의 실시예를 도시한 회로도이며, (33)은 PLL회로(도시하지 않음)로부터 450KHz의 출력신호가 인가되는 제1입력단자, (34)는 상기 제1입력단자(33)에 인가된 신호를 분주해서 220Hz의 클록펄스를 발생하는 제1분주회로이며, 제2도의 제2분주기에 대응한다. (35)는 식별신호가 인가되는 제2입력단자, (36)은 상기 식별신호를 1/4분주하여 구형펄스를 발생하는 제2분주회로이며, 제2도의 펄스발생회로(19)에 대응한다. (37)은 상기 구형펄스가 「H」로 되는 기간중 상기 클록신호를 계수하는 계수기이며, 제2도의 계수회로(21)에 대응한다. 이하에 설명하는 구성은 제2도의 판별회로(22)에 대응하는 것이다.

(38)(39) 및(40)은 상기 계수기(37)의 계수치를 식별하는 제1, 제2 및 제3판별부, (41)은 상기 제2입력단자(35)에 인가되는 식별신호의 레벨을 판정하는 레벨판정회로(42)는 상기 제2분주회로(36)의 출력신호를 리세트신호로 하고, 상기 레벨판정회로(41)의 출력신호가 「L」로 된것을 기억하는 메모리, (43)은 상기 제1판별부(38)의 출력과 상기 메모리(42)의 출력과의 논리곱을 취하는 제1AND게이트, (44)는 상기 제2판별부(39)의 출력과 상기 메모리(42)의 출력과의 논리곱을 취하는 제2AND게이트, (45)는 상기 폭 3판별부(40)의 출력과 상기 메모리(42)의 출력과의 논리곱을 취하는 제3AND게이트, (46)은 상기 제1AND게이트(43)의 출력신호가 인가되는 2단구성의 제1시프트레지스터이며, 래치회로부를 구성하고 있다. (47)은 상기 제2AND게이트, (44)의 출력신호가 인가되는 2단구성의 제2시프트레지스터이며, 래치회로부를 구성하고 있다. (48)은 상기 제3AND 게이트(45)의 출력신호가 인가되는 2단구성의 제3시프트레지스터이며, 래치회로부를 구성하고 있다.

(49)는 상기 제1시프트레지스터(46)의 1단째(50)(제1래치회로부)의 출력신호의 2단째(51)(제2래치회로부)의 출력신호와의 논리합을 취하는 제1OR게이트로, 로직회로부를 구성하고 있다. (52)는 상기 제2시프트레지스터(47)의 1단째(53)(제1래치회로부)의 출력신호와 2단째(54)(제2래치회로부)의 출력신호와의 논리합을 취하는 제2OR게이트로, 로직회로부를 구성하고 있다. (55)는 상기 제3시프트레지스터(48)의 1단째(56)(제1래치회로부)의 출력신호와 2단째(57)(제2래치회로부)의 출력신호와의 논리합을 취하는 제3OR게이트로, 로직회로부를 구성하고 있다. (58)은 제4, 제5 및 제6AND게이트(59)(60) 및 (61)를 포함하고, 상기 제1 내지 제3OR게이트(49)(52)(55)의 2개이상으로부터 출력신호가 발생하였을때 상기 출력신호 전부를 차단하는 차단회로이다.

다음에 동작을 제5도에 파형도를 참조하면서 설명한다. 제1입력단자(33)에 클록신호가 인가되고, 제2입력단자(35)에 식별신호가 인가되면, 제2분주회로(36)로부터 제5a도에 도시한 구형펄스가 발생하고, 상기 구형펄스가 「H」로 되는 기간중 계수기(37)는 상기 클록신호를 계수한다. 그 때문에, 상기 계수기(37)에서 제5b도에 도시한바와같은 신호의 계수가 행해지며, 계수결과가 평행하게 출력된다. 상기 계수기(37)의 계수출력은, 제1 내지 제3판별부(38) 내지 (40)에서 판별되고, 예를들면, 상기 계수출력이 25Hz의 제1식별신호에 대응하는 것이면, 계수할때 마다 제5c도에 도시한 바와같은 신호가 제1판별부(38)로부터 발생한다. 그때, 제2 및 제3판별부(39)및 (40)의 출력은, 제5d도 및 제5e도와 같이 발생하지 않는다.

상기 제2입력단자(35)에 인가되는 식별신호의 레벨이 소정치이상이면, 레벨판정회로(41)의 출력이 「H」로 되며, 제5f도에 도시한 바와같이 메모리(42)의 출력도 「H」가 된다. 상기 메모리(42)는 제2분주회로(36)로부터 소정주파수의 리세트신호가 인가되므로, 리세트될때 마다 상기 레벨판정회로(41)의 출력을 기억한다. 상기 메모리(42)의 출력신호는, 제1 내지 제3AND게이트(43) 내지 (45)의 입력단에 인가되고, 상기 제1 내지 제3AND게이트(43) 내지 (45)에서 제1 내지 제3판별부(38) 내지 (40)의 출력신호와의 논리곱이 취해진다. 이 경우, 지금 제1판별부(38)의 출력이 제5c도에 도시한 바와같이 발생하고 있으므로, 제1AND게이트(43)에서만 상기 제1판별부(38)의 출력신호와 같은 출력신호가 발생한다. 제1 내지 제3시프트레지스터(46) 내지 (48)는, 제5g도에 도시한 클록펄스에 따라서 제1 내지 제3AND게이트(43) 내지 (45)의 출력신호를 끌어들이도록 이루어져 있다. 그때문에, 제1시프트레지스터(46)의 1단째(50)는 클록펄스(A)에 따라서 제1AND게이트(43)의 「H」출력을 끌어들어, 출력단에 제5h도에 도시한 출력신호를 발생하고, 상기 제1시프트레지스터(46)의 2단째(51)는, 클록펄스(B)에 따라서 장기 1단째(50)의 출력 「H」를 끌어들여, 출력단에 제5i도로 도시한 출력신호를 발생한다. 따라서 제1시프트레지스터(46)의 1단째(50)및 2단째(51)의 출력신호가 제5h도 및 제5i도가 될경우, 제1OR게이트(49)의 출력신호는 「H」의 상태를 유지하고, 상기 출력신호는 차단회로(58)의 제4AND게이트(59)를 통과해서, 제1출력단자(62)로부터 스테레오표시부나 수신절환회로에 인가됐다. 이에 의해서 제1방식의 AM스테레오의 표시 및 수신이 달성된다.

지금, 제5f도의 X에 파선으로 도시한바와같이, 식별신호가 결락하여, 메모리(42)의 출력이 「L」로 되었다고 하면, 클록펄스(C)에 따라서 상기 출력「L」가 제1시프트레지스터(46)의 1단째(50)에 끌어들여지며, 제5h도의 t₁에 파선으로 도시한 바와같이 상기 1단째(50)의 출력이 「L」로 된다. 그러나, 상기 제1시프트레지스터(46)의 2단째(51)의 출력이 「H」를 유지하고 있으므로, 제1OR게이트(49)의 출력은 「H」를 유지하여, 제1방식의 AM스테레오신호의 수신표시가 계속된다.

다음에, 식별신호의 레벨이 연속적으로 저하하여, 제5f도의 (X) 및 (Y)에 파선으로 도시한 바와같이 메모리(42)의 출력이 연속해서 「L」로 되면, 클록펄스(C)에 따라서 제1시프트레지스터(46)의 1단째(50)의 출력이 「L」로 되며, 클록펄스(D)에 따라서 상기 제1시프트레지스터(46)의 1단째(50)및 2단째(51)의 출력이 「L」로된다. 따라서, 제5h도 및 제5i도의 시각 t₂로부터 t₃까지의 파선으로 도시한 바와같이, 제1시프트레지스터(46)의 1단째(50) 및 2단째(51)의 출력이 모두「L」로 되며, 제1OR게이트(49)의 출력도 「L」로 되어, 상기 시각 t₂로부터 t₃까지의 사이에 스테레오표시가 지워지고, 수신회로는 모노럴상태가 된다. 그때문에, 식별신호가 연속적으로 저하할 경우는, 그것에 따라서 수신상태를 변화시키는 신호를 발생시킬 수 있다.

그러나, 제1시프트레지스터(46)의 1단째(50) 및 2단째(51)의 출력신호가 모두「H」로 되어있는 상태에서 채널절환을 행하여, 제2방식의 AM스테레오신호의 수신을 행하였다고 하면, 제2입력단자(35)에 15Hz의 제2식별신호가 인가되어, 제2판별부(39)의 출력이 「H」로 된다. 이때, 당연히 제1 및 제3판별부(38) 및 (40)의 출력은 「L」로 된다. 상기 제2식별신호의 레벨이 소정치이상이라고하면, 레벨판정회로(41) 및 메모리(42)의 출력은 「L」로되며, 제2AND게이트(44)의 출력이 「H」, 제1 및 제3AND게이트(43) 및 (45)의 출력이 「L」로 된다. 이 상태에 있어서, 제2분주회로(36)에서 클록펄스가 발생하면, 제1시프트레지스터(46)의 1단째(50)의 출력이 「L」, 2단째(51)의 출력이 「H」로되며, 제2시프트레지스터(47)의 1단째(53)의 출력이 「H」, 2단째(54)의 출력이 「L」로 된다. 따라서, 제1 및 제2OR게이트(49) 및 (52)의 출력이 모두 「H」로 됨과 동시에 제3OR게이트(55)의 출력이 「L」로된다. 그리고, 제1OR게이트(49)의 「H」출력, 제2OR게이트(52)의 「H」출력 및 제3OR게이트(55)의 「H」출력이 차단회로(58)의 제4, 제5 및 제6게이트(59)(60) 및 (61)에 인가되면, 제1, 제2 및 제3출력단자(62)(63) 및 (64)는 모두 「L」로 되어 스테레오표시가 행해지지 않으며, 절환회로가 절환되어서 수신기는 모노럴상태로 된다.

그후, 제2분주회로(36)로부터 제1 내지 제3시프트레지스터(46) 내지 (48)에 인가되는 다음의 클록펄스에 의해, 제1시프트레지스터(46)의 1단째(50)및 2단째(51)의 출력이 모두「L」로 되며, 제2시프트레지스터(47)의 1단째(53) 및 2단째(54)의 출력이 모두 「H」로 되기 때문에, 제1 및 제3OR게이트(49)및 (55)의 출력이「L」, 제2OR게이트의(52)의 출력이 「H」로 되어서, 상기 제2OR게이트(52)의 「H」출력이 차단회로(58)의 제5AND게이트(60)를 통과하여 제2출력단자(63)에 발생한다. 따라서, 상기 제2출력단자(63)에서 얻어지는 「H」신호에 의해 제2방식의 AM스테레오의 표시 및 회로 절환이 달성된다.

이상 설명한 바와같이, 본 발명의 제2실시예에 의하면, 상술한 제1실시예와 마찬가지로 특별한 발진기를 사용하지 않고 방송방식의 판별을 정확하게 행할수가 있으며, 또한 IC화가 용이한 회로구성을 제공할 수 있는 동시에 제1래치회로부의 출력(2단구성 시프트레지스터의 1단째출력)과 제2래치회로부의 출력(2단 구성 시프트레지스터의 2단째 출력)과의 논리합을 취하도록하고 있으므로, 식별신호의 순간적인 차단이 있어도 계속해서 스테레오수신을 행할 수 있다. 또한, OR게이트로 이루어지는 로직회로부의 후단에 차단회로를 배치하고 있으므로, 상기 OR게이트 2개이상으로부터 동시에 출력이 발생하였을때에, 오표시(誤表示)나 오절환을 방지할 수 있다.

Claims

방식이 다른 AM스테레오방송을 수신할 수 있는 AM스테레오 수신기에 있어서, 수신신호로부터 얻어진 IF신호주파수에 록크하는 PLL회로(13)와, 상기 PLL회로(13)로부터 얻어진 신호에 의거하여 클록신호에 작성하는 클록신호 작성회로(20)와, 상기 IF신호중에 포함되는 스테레오식별신호를 검출하는 검출회로(14)(18)와, 상기 검출회로(14)(18)의 출력신호에 따른 폭을 가지는 펄스신호를 발생하는 펄스발생회로(19)와, 상기 펄스신호의 발생에 따라서 상기 클록신호를 계수하는 계수회로(21)와, 상기 계수회로(21)의 계수치에 따라서 상기 스테레오식별신호의 판별을 행하는 판별회로(22)를 갖춘것을 특징으로 하는 AM스테레오 수신기.
제1항에 있어서, 판별회로(22)가 스테레오식별신호의 판별을 행하는 판별부(38)(39)(40)와, 상기 판별부(38)(39)(40)의 출력에 접속되고, 상기 판별부(38)(39)(40)의 출력을 래치하는 제1래치회로부(50)(53)(56)와, 상기 제1래치회로부(50)(53)(56)의 출력에 접속되고, 상기 제1래치회로부(50)(53)(56)의 출력을 래치하는 제2래치회로부(51)(54)(57)와, 상기 제1 및 제2래치회로부의 출력에 접속되고, 상기 제1 및 제2래치회로부의 적어도 한쪽이 판별부의 출력을 래치하였을때 출력신호를 발생하는 로직회로부(49)(52)(55)를 포함하는 것을 특징으로 하는 AM스테레오 수신기.
제2항에 있어서, 상기 제1래치회로부(50)(53)(56) 및 제2래치회로부(51)(54)(57)가 각각 복수개의 시프트레지스터를 포함하고 있으며, 로직회로부(49)(52)(55)가 복수개의 OR게이트를 포함하는 것을 특징으로 하는 AM스테레오 수신기.
제3항에 있어서, 상기 로직회로부가 복수개의 OR게이트출력에 접속되어, 2개 이상의 OR게이트로부터 출력이 발생하였을때, OR게이트의 출력을 차단하는 신호차단회로(58)를 포함하고 있는것을 특징으로 하는 AM스테레오 수신기.